由一位全加器(FA)構(gòu)成的行波進(jìn)位加法器，它可以實(shí)現(xiàn)補(bǔ)碼數(shù)的加法運(yùn)算和減法運(yùn)算。但是這種加法/減法器存在兩個(gè)問題：一是由于串行進(jìn)位，它的運(yùn)算時(shí)間很長(zhǎng)。假如加法器由n位全加器構(gòu)成，每一位的進(jìn)位延遲時(shí)間為20ns，那么最壞情況下， 進(jìn)位信號(hào)從最低位傳遞到最高位而最后輸出穩(wěn)定，至少需要n*20ns，這在高速計(jì)算中顯然是不利的。二是就行波進(jìn)位加法器本身來說，它只能完成加法和減法兩種操作而不能完成邏輯操作。本節(jié)我們介紹的多功能算術(shù)/邏輯運(yùn)算單元(ALU)不僅具有多種算術(shù)運(yùn)算和邏輯運(yùn)算的功能，而且具有先行進(jìn)位邏輯， 從而能實(shí)現(xiàn)高速運(yùn)算。
　　
　　1.基本思想
　　
　　一位全加器(FA)的邏輯表達(dá)式為
　　
　　F_i＝A_i⊕B_i⊕C_i　　
　　C_i＋1＝A_iB_i＋B_iC_i＋C_iA_i???????? (2.35)
　　
　　我們將A_i和B_i先組合成由控制參數(shù)S₀，S₁，S₂，S₃控制的組合函數(shù)X_i和Y_i，然后再將Xi，Yi和下一位進(jìn)位數(shù)通過全加器進(jìn)行全加。這樣，不同的控制參數(shù)可以得到不同的組合函數(shù)，因而能夠?qū)崿F(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算。

圖2.10　ALU的邏輯結(jié)構(gòu)原理框圖

　　因此，一位算術(shù)/邏輯運(yùn)算單元的邏輯表達(dá)式為
　　
　　F_i=X_i⊕Y_i⊕X_n+i　　
　　C_n+i+1=X_iY_i+Y_iC_n+i+C_n+iX_i
　　
　　上式中進(jìn)位下標(biāo)用n＋i代替原來以為全加器中的i，i代表集成在一片電路上的ALU的二進(jìn)制位數(shù)。對(duì)于4位一片的ALU，i＝0，1，2，3。n代表若干片ALU組成更大字長(zhǎng)的運(yùn)算器時(shí)每片電路的進(jìn)位輸入，例如當(dāng)4片組成16位字長(zhǎng)的運(yùn)算器時(shí)，n＝0，4，8，12。

2.邏輯表達(dá)式
　　
　　控制參數(shù)S₀，S₁，S₂，S₃ 分別控制輸入A_i 和B_i ，產(chǎn)生Y和X的函數(shù)。其中Y_i是受S₀ ，S₁控制的A_i和B_i的組合函數(shù)，而X_i是受S₂，S₃控制的A_i和B_i組合函數(shù)，其函數(shù)關(guān)系如表2.4所示。

表2.4 X_i，Y_i與控制參數(shù)和輸入量的關(guān)系

　　根據(jù)上面所列的函數(shù)關(guān)系，即可列出Xi和Yi的邏輯表達(dá)式
　　
　　X_i＝S₂S₃＋S₂S₃（A_i＋B_i）＋S₂S₃（A_i＋B_i）＋S₂S₃A_i　　
　　Y_i＝S₀S₁A_i＋S₀S₁A_iB_i＋S₀S₁A_iB_i

　　進(jìn)一步化簡(jiǎn)并代入前面的求和與進(jìn)位表達(dá)式，可得ALU的某一位邏輯表達(dá)式如下

??? ?　?(2.36)

4位之間采用先行進(jìn)位公式，根據(jù)式（2.36），每一位的進(jìn)位公式可遞推如下：
　　
　　第0位向第1位的進(jìn)位公式為
　　
　　C_n＋1＝Y(jié)₀＋X₀C_n
　　
　　其中C_n是向第0位（末位）的進(jìn)位。
　　
　　第1位向第2位的進(jìn)位公式為
　　
　　C_n＋2＝Y(jié)₁＋X₁C_n＋1＝Y(jié)₁＋Y₀X₁＋X₀X₁C_n
　　
　　第2位向第3位的進(jìn)位公式為
　　
　　C_n＋3＝Y(jié)₂＋X₂C_n＋2＝Y(jié)₂＋Y₁X₂＋Y₀X₁X₂＋X₀X₁X₂C_n
　　
　　第3位的進(jìn)位輸出（即整個(gè)4位運(yùn)算進(jìn)位輸出）公式為
　　
　　C_n＋4＝Y(jié)₃＋X₃C_n＋3＝Y(jié)₃＋Y₂X₃＋Y₁X₂X₃＋Y₀X₁X₂X₃＋X₀X₁X₂X₃C_n
　　
　　設(shè)

　　G＝Y(jié)₃＋Y₂X₃＋Y₁X₂X₃＋Y₀X₁X₂X₃
　　P＝X₀X₁X₂X₃
　　
　　則
　　
　　C_n＋4＝G＋PC_n???????????? (2.37)
　　
　　這樣，對(duì)一片ALU來說，可有三個(gè)進(jìn)位輸出。其中G稱為進(jìn)位發(fā)生輸出，P稱為進(jìn)位傳送輸出。在電路中多加這兩個(gè)進(jìn)位輸出的目的，是為了便于實(shí)現(xiàn)多片（組）ALU之間的先行進(jìn)位，為此還需一個(gè)配合電路，稱之為先行進(jìn)位發(fā)生器(CLA)，下面還要介紹。

C_n+4是本片(組)的最后進(jìn)位輸出。邏輯表達(dá)式表明，這是一個(gè)先行進(jìn)位邏輯。換句話說，第0位的進(jìn)位輸入C_n可以直接傳送到最高位上去，因而可以實(shí)現(xiàn)高速運(yùn)算。
　　
　　用正邏輯表示的4位算術(shù)/邏輯運(yùn)算單元(ALU)的邏輯電路圖如下，它是根據(jù)上面的原始推導(dǎo)公式用TTL電路實(shí)現(xiàn)的。這個(gè)器件的商業(yè)標(biāo)號(hào)為74181ALU。

?

3.算術(shù)邏輯運(yùn)算的實(shí)現(xiàn)
　　
　　上演示圖中除了S₀－S₃四個(gè)控制端外，還有一個(gè)控制端Ｍ，它使用來控制ALU是進(jìn)行算術(shù)運(yùn)算還是進(jìn)行邏輯運(yùn)算的。
　　
　　當(dāng)Ｍ＝0時(shí)，Ｍ對(duì)進(jìn)位信號(hào)沒有任何影響。此時(shí)F 不僅與本位的被操作數(shù)Y和操作數(shù)X 有關(guān)，而且與本位的進(jìn)位輸出，即C 有關(guān)，因此Ｍ＝0時(shí)，進(jìn)行算術(shù)操作。
　　
　　當(dāng)Ｍ＝1時(shí)，封鎖了各位的進(jìn)位輸出，即C ＝0，因此各位的運(yùn)算結(jié)果F 僅與Y 和X 有關(guān)，故Ｍ＝1時(shí)，進(jìn)行邏輯操作。
　　
　　圖2.11(b)示出了工作于負(fù)邏輯和正邏輯操作數(shù)方式的74181ALU方框圖。顯然，這個(gè)器件執(zhí)行的正邏輯輸入/輸出方式的一組算術(shù)運(yùn)算和邏輯操作與負(fù)邏輯輸入/輸出方式的一組算術(shù)運(yùn)算和邏輯操作是等效的。

圖2.11 74181ALU的邏輯電路圖和方框圖

表2.5列出了74181ALU的運(yùn)算功能表，它有兩種工作方式。對(duì)正邏輯操作數(shù)來說，算術(shù)運(yùn)算稱高電平操作，邏輯運(yùn)算稱正邏輯操作(即高電平為“1”，低電平為“0”)。對(duì)于負(fù)邏輯操作數(shù)來說，正好相反。由于S －S 有16種狀態(tài)組合，因此對(duì)正邏輯輸入與輸出而言，有16種算術(shù)運(yùn)算功能和16種邏輯運(yùn)算功能。同樣，對(duì)于負(fù)邏輯輸入與輸出而言，也有16種算術(shù)運(yùn)算功能和16種邏輯運(yùn)算功能。

表2.5 74181ALU算術(shù)/邏輯運(yùn)算功能表

　　說明：(1)H＝高電平，L＝低電平.(2)*表示每一位均移到下一個(gè)更高位，即A*＝2A
　　
　　注意，表2.5中算術(shù)運(yùn)算操作是用補(bǔ)碼表示法來表示的。其中“加”是指算術(shù)加，運(yùn)算時(shí)要考慮進(jìn)位，而符號(hào)“＋”是指“邏輯加”。其次，減法是用補(bǔ)碼方法進(jìn)行的，其中數(shù)的反碼是內(nèi)部產(chǎn)生的，而結(jié)果輸出“A減B減1”，因此做減法時(shí)需在最末位產(chǎn)生一個(gè)強(qiáng)迫進(jìn)位(加1)，以便產(chǎn)生“A減B”的結(jié)果。另外，“A＝B”輸出端可指示兩個(gè)數(shù)相等，因此它與其他ALU的“A＝B”輸出端按“與”邏輯連接后，可以檢測(cè)兩個(gè)數(shù)的相等條件。

4.兩級(jí)先行進(jìn)位的ALU
　　
　　前面說過，74181ALU設(shè)置了P和G兩個(gè)本組先行進(jìn)位輸出端。如果將四片74181的P，G輸出端送入到74182先行進(jìn)位部件（CLA），又可實(shí)現(xiàn)第二級(jí)的先行進(jìn)位，即組與組之間的先行進(jìn)位。
　　
　　假設(shè)4片（組）74181的先行進(jìn)位輸出依次為P₀，G₀，G₁P₁，P₂，G₂，P₃，G₃，那么參考式(2.37)的進(jìn)位邏輯表達(dá)式，先行進(jìn)位部件74182CLA所提供的進(jìn)位邏輯關(guān)系如下：
　　
　　C_n＋ｘ＝G₀＋P₀C_n　　
　　C_n＋ｙ＝G₁＋P₁C_n＋ｘ＝G₁＋G₀P₁＋P₀P₁C_n　
　　C_n＋ｚ＝G₂＋P₂C_n＋ｙ＝G₂＋G₁P₂＋G₀P₁P₂＋P₀P₁P₂C_n　　　　　　(2.38)　
　　C_n＋4 ＝G₃＋P₃C_n＋ｚ＝G₃＋G₂P₃＋G₁P₁P₂＋G₀P₁P₂P₃＋P₀P₁P₂P₃C_n
　????? 　＝G*＋P*C_n
　　
　　其中
　　
　　P*＝P₀P₁P₂P₃　
　　G*＝G₃＋G₂P₃＋G₁P₁P₂＋G₀P₁P₂P₃
　　
　　根據(jù)以上表達(dá)式，用TTL器件實(shí)現(xiàn)的成組先行進(jìn)位部件74182的邏輯電路圖如下所示，其中G*稱為成組進(jìn)位發(fā)生輸出，P*稱為成組進(jìn)位傳送輸出。

下面介紹如何用若干個(gè)74181ALU位片，與配套的74182先行進(jìn)位部件CLA在一起，構(gòu)成一個(gè)全字長(zhǎng)的ALU。
　　
　　下圖示出了用兩個(gè)16位全先行進(jìn)位部件級(jí)聯(lián)組成的32位ALU邏輯方框圖。在這個(gè)電路中使用了八個(gè)74181ALU和兩個(gè)74182CLA器件。很顯然，對(duì)一個(gè)16位來說，CLA部件構(gòu)成了第二級(jí)的先行進(jìn)位邏輯，即實(shí)現(xiàn)四個(gè)小組（位片）之間的先行進(jìn)位，從而使全字長(zhǎng)ALU的運(yùn)算時(shí)間大大縮短。

　　圖2.13　用兩個(gè)6位全先行進(jìn)位部件級(jí)聯(lián)組成的32位ALU