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　　圖1c 分布式基站拓?fù)?/p>

　　開(kāi)放式基站架構(gòu)創(chuàng)始聯(lián)盟(OBSAI)及通用公共射頻接口(CPRI)標(biāo)準(zhǔn)適用于無(wú)線電設(shè)備控制器及無(wú)線電設(shè)備之間的基頻數(shù)據(jù)通信，以及DBSA中的無(wú)線電設(shè)備網(wǎng)絡(luò)。將REC與RE之間的接口標(biāo)準(zhǔn)化之后，不同廠商的REC及RE設(shè)備即可交互使用。同時(shí)，2G/3G/4G的REC 能夠與不同的RE進(jìn)行通信，因此可實(shí)現(xiàn)多種標(biāo)準(zhǔn)的結(jié)合與同時(shí)運(yùn)作，并減少設(shè)備升級(jí)的需求。

　　CPRI及OBSAI均載明其無(wú)線電設(shè)備控制器及無(wú)線電設(shè)備之間的高速串行接口，以達(dá)到基頻數(shù)據(jù)傳輸(I/Q數(shù)據(jù))，并且在相同接口進(jìn)行指令/控制與同步(用于RE網(wǎng)絡(luò))信息的溝通。

　　圖2顯示DBSA中的信號(hào)流向。對(duì)于上傳(foward link)的RE，OBSAI/CPRI資料是由序列器/解除序列器(SerDes)所還原，其中會(huì)將高速序列數(shù)據(jù)轉(zhuǎn)換為平行數(shù)據(jù)，然后將此數(shù)據(jù)傳輸至FPGA。FPGA會(huì)處理OBSAI/CPRI邏輯，然后將I/Q基頻取樣傳輸至數(shù)字升壓轉(zhuǎn)換器(專(zhuān)用邏輯)，進(jìn)而將I/Q基頻取樣調(diào)節(jié)至數(shù)位IF載波。經(jīng)過(guò)向上轉(zhuǎn)換的數(shù)據(jù)會(huì)接著經(jīng)過(guò)數(shù)據(jù)處理引擎的處理，以減少波峰系數(shù)(專(zhuān)用邏輯)，并且以數(shù)字方式將信號(hào)預(yù)失真(專(zhuān)用邏輯)，以補(bǔ)償功率放大器中產(chǎn)生的旁瓣(side lobe)，并確保功率放大器能夠在線性區(qū)域中運(yùn)作。

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　　圖2 分布式基站架構(gòu)信號(hào)流向

　　在上行鏈路中，無(wú)線射頻模塊包含所有的模擬功能，能夠?qū)F頻帶向下轉(zhuǎn)換為中頻，然后以數(shù)字方式將個(gè)別載波向下轉(zhuǎn)換為取樣的基頻同相及正交(I/Q)組。經(jīng)過(guò)多任務(wù)處理的基頻取樣(I/Q)以及下傳與反傳中的控制及管理數(shù)據(jù)會(huì)被串行化，然后透過(guò)SerDes裝置(例如，德州儀器的TLK3134)以光纖纜線進(jìn)行傳送。

　　若想借由分析4G演進(jìn)方面的DBS以及所需突波來(lái)達(dá)到更快更穩(wěn)定的數(shù)據(jù)聯(lián)機(jī)，則會(huì)引起另一個(gè)重要問(wèn)題。由于下行鏈路及上行鏈路的數(shù)據(jù)速率提升，而且愈來(lái)愈多的網(wǎng)絡(luò)申辦用戶(hù)轉(zhuǎn)而使用隨選電視等高帶寬應(yīng)用，因此，REC與R之間的序列數(shù)據(jù)速率也隨之增加。使用公式(1)可算出REC及RE之間的序列數(shù)據(jù)速率(SDR)：

　　SDR=MAcSN2(I/Q)C (1)

　　其中，SDR是REC與RE之間的序列數(shù)據(jù)速率;M為天線數(shù)目;Ac為載波/天線數(shù)目;S為采樣率(各載波每秒取樣次數(shù));N為取樣寬度，位/取樣;C為REC與RE之間串行傳輸期間的8b10b數(shù)據(jù)(10/8=1.25);2(I/Q)=2倍的同相及正交相位資料的倍增系數(shù)。

　　透過(guò)等式1及表1，對(duì)于4個(gè)W-CDMA載波、雙天線系統(tǒng)，采樣率為各載波每秒7.68百萬(wàn)次取樣，I-Q取樣寬度為 4b/sample的20MHz無(wú)線射頻而言，其原始序列速率如式2所示：

　　SDR=2×4×7.68×4×2×1.25= 614.4Mbps (2)

　　同樣地，透過(guò)式1及表1，對(duì)于四天線系統(tǒng)、單一載波/天線，LTE 載波采樣率為各載波每秒30.72百萬(wàn)次取樣，I-Q 數(shù)據(jù)取樣寬度為16b/sample的20MHz無(wú)線射頻而言，其原始序列速率如式3所示：

　　SDR=4×1×30.72×16×2×1.25=4.915Gbps (3)

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　　對(duì)于八天線波束形成LTE系統(tǒng)而言，式3中的SDR會(huì)倍增為9.8Gbps。因此，I-Q取樣寬度、信道寬度或天線載波數(shù)目的增加會(huì)直接造成REC與RE之間序列數(shù)據(jù)速率的提高。搭建基礎(chǔ)架構(gòu)的網(wǎng)絡(luò)設(shè)備制造商應(yīng)該要了解，在LTE演進(jìn)中，序列數(shù)據(jù)速率必須從614.4Mbps的中等速率調(diào)整為9.8Gbps或12.2Gbps。DBSA的高SDR需要光纖纜線兩端的SerDes發(fā)揮更高的效能，才能達(dá)到穩(wěn)定的頻率數(shù)據(jù)復(fù)原，并符合CPRI或OBSAI標(biāo)準(zhǔn)的抖動(dòng)規(guī)格。為了進(jìn)一步了解4G的SerDes及數(shù)據(jù)處理效用，以下將分析CPRI/OBSAI的通信協(xié)議堆棧。

　　圖3a顯示CPRI通信協(xié)議層堆棧。一般而言，物理層包含不同通信協(xié)議都具備的固定功能。CPRI/OBSAI通信協(xié)議層的固定功能物理層是以硬件宏(hard marco)的方式進(jìn)行實(shí)作，以達(dá)到嚴(yán)格的時(shí)序閉合需求。然而，邏輯層則允許客制化。由于新興的標(biāo)準(zhǔn)演進(jìn)，以及網(wǎng)絡(luò)設(shè)備制造商期望透過(guò)專(zhuān)屬功能建立附加價(jià)值，使得邏輯層會(huì)隨之更新。在實(shí)作CPRI/OBSAI接口的邏輯層部份時(shí)，F(xiàn)PGA通常會(huì)提供所需的彈性。FPGA的邏輯項(xiàng)目能夠利用程序加以設(shè)計(jì)，以支持自定義的邏輯層。

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　　圖3a CPRI通信協(xié)議層堆棧