本文探討了半導(dǎo)體行業(yè)的未來以及當(dāng)前的成本問題以及由此導(dǎo)致的創(chuàng)新停滯。新的定制ASIC的數(shù)量正在減少，而在高性能，功率和RF /模擬功能方面，FPGA并未完全填補(bǔ)空白。由單個(gè)小芯片組成的異構(gòu)系統(tǒng)芯片（HSoC），以其最佳工藝制造，并使用異構(gòu)2.5D技術(shù)連接在硅基板上，是未來，技術(shù)和業(yè)務(wù)框架也在不斷發(fā)展，以使這逐漸成為現(xiàn)實(shí)。

小芯片如何為定制半導(dǎo)體設(shè)計(jì)提供前進(jìn)的道路

小芯片背后的想法很簡單。小芯片方法不是像過去幾十年那樣一直將所有功能集成到復(fù)雜的單片芯片中，而是希望將功能分解為單獨(dú)的硅芯片，稱為小芯片。與大多數(shù)現(xiàn)成的芯片不同，這些小芯片可以或可以不作為獨(dú)立單元運(yùn)行，并且可能需要連接到另一個(gè)小芯片以提供價(jià)值。使小芯片與現(xiàn)有芯片區(qū)分開的關(guān)鍵技術(shù)是使用硅中介層將它們連接在一起。多芯片模塊（MCM）包含數(shù)個(gè)鍵合或倒裝到有機(jī)基板的芯片，已經(jīng)存在了很多年，并具有了許多優(yōu)勢(shì)，例如小巧的外形，成本，工藝優(yōu)化的功能，以及制造商控制子系統(tǒng)設(shè)計(jì)的能力。硅中介層通過進(jìn)一步縮小封裝面積并大大增加管芯到管芯互連的數(shù)量，同時(shí)又大大降低了信號(hào)傳輸能力，進(jìn)一步邁出了這一步。

硅中介層

導(dǎo)致小芯片可行的關(guān)鍵支持技術(shù)是硅中介層和2.5D集成技術(shù)。在這種方法中，小芯片彼此相鄰地組裝并安裝在一塊硅上，這與小芯片本身的制造可能沒有什么不同。使用硅而不是有機(jī)印刷電路板意味著小芯片可以放置得更近，互連的數(shù)量可以大得多，從而導(dǎo)致傳統(tǒng)方法無法進(jìn)行系統(tǒng)分區(qū)。此外，與分立式解決方案相比，硅中介層的超小特性極大地降低了互連電阻和寄生電容，從而大大降低了I / O功耗。這使得能夠采用模塊化方法來達(dá)到SoC的功耗和尺寸級(jí)別。大多數(shù)現(xiàn)代SoC的典型結(jié)構(gòu)是采用模塊化的功能方式，并使用先進(jìn)的微控制器總線體系結(jié)構(gòu)（AMBA）總線將各塊互連。該總線是一種寬并行總線，允許單周期數(shù)據(jù)傳輸和具有總線仲裁功能的多個(gè)主機(jī)。

通常，當(dāng)將有機(jī)印刷電路板（PCB）上的多個(gè)芯片互連時(shí)，通常使用標(biāo)準(zhǔn)的串行接口，該接口允許覆蓋較大的距離，但會(huì)在設(shè)計(jì)中增加成本和邏輯分區(qū)。從小芯片設(shè)計(jì)的角度來看，關(guān)鍵是要在異構(gòu)設(shè)計(jì)中實(shí)現(xiàn)與單片IC中類似的架構(gòu)。這意味著要具有一種機(jī)制，可以跨越小芯片邊界擴(kuò)展AXI總線。

盡管目前沒有將小芯片連接在一起的標(biāo)準(zhǔn)接口，但仍有許多競爭者。但是，成為標(biāo)準(zhǔn)的一個(gè)領(lǐng)先候選者是英特爾的高級(jí)接口總線（AIB）。該總線是大規(guī)模并行高速總線，它利用硅中介層提供的短傳輸距離和極其密集的互連路由。由于AIB是并行總線，并且在很大程度上是物理層接口（PHY），因此可以輕松地連接到AXI總線，從而提供低延遲和直觀的邏輯操作。使用AIB總線將SoC分解為三個(gè)小芯片的潛在情況?？梢钥闯?，HSoC的基本架構(gòu)與在SoC上的架構(gòu)相同。

功能匹配

由于這些模擬功能的尺寸不按比例縮放，導(dǎo)致不成比例地使用非常昂貴的硅面積，因此在CMOS中集成模擬，RF和密集存儲(chǔ)功能不再有意義。較小幾何尺寸的CMOS工藝也不太適合這些功能。實(shí)際上，大多數(shù)現(xiàn)代存儲(chǔ)器實(shí)際上由堆疊在存儲(chǔ)器控制器小芯片頂部的存儲(chǔ)器小芯片組成。出于密度，物流和制造方面的原因，這些通常使用3D技術(shù)構(gòu)造。傳統(tǒng)接口和功能也是如此。這些功能被設(shè)計(jì)為在較低的時(shí)鐘頻率和/或較高的電源軌上工作，而在最先進(jìn)的過程中實(shí)施則是浪費(fèi)。

在過去的20年中，模擬設(shè)計(jì)取得了長足的進(jìn)步，從而能夠在CMOS中構(gòu)建高質(zhì)量的模擬電路。時(shí)間精度（利用振蕩器的穩(wěn)定性）代替了匹配精度的開關(guān)技術(shù)，以及放寬了精確濾波要求的delta-sigma技術(shù)，使設(shè)計(jì)人員能夠保持模擬的集成。但是，模擬無法像數(shù)字方式那樣在面積上擴(kuò)展-使其集成成本越來越高。此外，先進(jìn)工藝的擊穿電壓下降和電源電壓開始禁止某些模擬設(shè)計(jì)。通過分解模擬部分，可以在不僅性能最佳而且價(jià)格便宜的過程中設(shè)計(jì)它們。這種方法還極大地降低了復(fù)雜SoC的風(fēng)險(xiǎn)。

產(chǎn)量和再利用

導(dǎo)致大型SoC分解的另一個(gè)主要問題是成品率。隨著晶粒變大，缺陷密度驅(qū)動(dòng)的成品率下降。這種產(chǎn)量下降可能對(duì)產(chǎn)品成本產(chǎn)生重大影響。通過使用小芯片方法，可以在針對(duì)特定小芯片功能的最佳工藝中制造所有管芯，并使小芯片尺寸保持最小，從而可以有效管理與工藝和成品率相關(guān)的成本。此外，小芯片以最根本的方式推動(dòng)IP重用-它們重用經(jīng)過測(cè)試的生產(chǎn)芯片。在此模型中，驗(yàn)證和的時(shí)間大大減少，TTM和最終質(zhì)量大大提高。使用預(yù)開發(fā)的硅片和從根本上更簡單的子模塊，可以使開發(fā)過程更具可預(yù)測(cè)性且風(fēng)險(xiǎn)更低?？紤]芯片系列時(shí)，異構(gòu)方法允許在多個(gè)設(shè)計(jì)中分?jǐn)偝杀?，從而大大降低了總開發(fā)成本。最后，可以減少IP許可成本。不必為每次新的SoC開發(fā)都為給定的IP支付新的許可費(fèi)用，而是重新使用小芯片，實(shí)際上可以使每次使用小芯片時(shí)只需支付專利費(fèi)用。這導(dǎo)致更多的按需付費(fèi)方式，并減輕了小批量客戶的負(fù)擔(dān)。小芯片的使用代表了當(dāng)今采用的IP重用模型中的進(jìn)步。小芯片代表了向前邁出的一步，而不是授予IP或硬宏的許可，在該實(shí)踐中，IP被簡化為可以實(shí)踐并以已知的性能進(jìn)行測(cè)試。異構(gòu)方法允許在多個(gè)設(shè)計(jì)中分?jǐn)偝杀?，從而大大降低了總開發(fā)成本。在實(shí)踐中，IP被簡化為可以實(shí)踐并以已知的性能進(jìn)行測(cè)試。

可升級(jí)性

異構(gòu)設(shè)計(jì)的最后一個(gè)優(yōu)勢(shì)是能夠升級(jí)設(shè)備并在很大程度上擴(kuò)展產(chǎn)品的能力。從一組小芯片中創(chuàng)建多種功能不同的產(chǎn)品的能力也很引人注目。例如，通過換出存儲(chǔ)芯片，可以解決新的應(yīng)用程序，或者達(dá)到不同的價(jià)格點(diǎn)。隨著網(wǎng)絡(luò)安全協(xié)議的發(fā)展，安全的小芯片可以換出，而無需重新設(shè)計(jì)整個(gè)SoC。最后，隨著接口升級(jí)，可以換出新的接口小芯片。從實(shí)際的角度來看，這也可以控制特征蠕變，因?yàn)檎麄€(gè)設(shè)計(jì)不會(huì)重新打開，而僅是需要更改的目標(biāo)部分。從軍事角度來看，可以對(duì)HSoC進(jìn)行更新以換出小芯片，而無需重新鑒定整個(gè)電路板的資格，這也可以在解決過時(shí)問題方面節(jié)省大量資金并帶來巨大的收益。
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