數(shù)字集成電路的發(fā)展歷史，經(jīng)歷了從電子管、晶體管、小規(guī)模集成電路到大規(guī)模以及超大規(guī)模集成電路等不同的階段。發(fā)展到現(xiàn)在，主要有3類電子器件：存儲(chǔ)器、處理器和邏輯器件。

存儲(chǔ)器保存隨機(jī)信息（電子數(shù)據(jù)表或數(shù)據(jù)庫(kù)的內(nèi)容）；處理器執(zhí)行軟件指令，以便完成各種任務(wù)（運(yùn)行數(shù)據(jù)處理程序或視頻游戲）；而邏輯器件可以提供特殊功能（器件之間的通信和系統(tǒng)必須執(zhí)行的其他所有功能）。邏輯器件分成兩類：

1.固定的或定制的。

2.可編程的或可變的。

其中，固定的或定制的邏輯器件通常稱為專用芯片（ASIC）。ASIC是為了滿足特定的用途而設(shè)計(jì)的芯片，例如MP3解碼芯片等。其優(yōu)點(diǎn)是通過(guò)固化的邏輯功能和大規(guī)模的工業(yè)化生產(chǎn)，降低了芯片的成本，同時(shí)提高了產(chǎn)品的可靠性。隨著集成度的提高，ASIC的物理尺寸也在不斷的縮小。

FPGA的硬件設(shè)計(jì)技巧

1、管腳兼容性設(shè)計(jì)前面的內(nèi)容提到過(guò)，F(xiàn)PGA在芯片選項(xiàng)的時(shí)候要盡量選擇兼容性好的封裝。那么，在硬件電路設(shè)計(jì)時(shí)，就要考慮如何兼容多種芯片的問(wèn)題。2、根據(jù)電路布局來(lái)分配管腳功能FPGA的通用I/O功能定義可以根據(jù)需要來(lái)指定。在電路圖設(shè)計(jì)的流程中，如果能夠根據(jù)PCB的布局來(lái)對(duì)應(yīng)的調(diào)整原理圖中FPGA的管腳定義，就可以讓后期的布線工作更順利。3、預(yù)留測(cè)試點(diǎn)目前FPGA提供的I/O數(shù)量越來(lái)越多，除了能夠滿足設(shè)計(jì)需要的I/O外，還有一些剩余I/O沒(méi)有定義。這些I/O可以作為預(yù)留的測(cè)試點(diǎn)來(lái)使用。 如果FPGA有預(yù)留的測(cè)試點(diǎn)，那么可以將要測(cè)試的信號(hào)從FPGA內(nèi)部指定到這些預(yù)留的測(cè)試點(diǎn)上。這樣既能測(cè)試到這些信號(hào)的波形，又不會(huì)影響SDRAM的工作。 如果電路測(cè)試過(guò)程中發(fā)現(xiàn)需要飛線才能解決問(wèn)題，那么這些預(yù)留的測(cè)試點(diǎn)還可以作為飛線的過(guò)渡點(diǎn)。-

FPGA設(shè)計(jì)者的5項(xiàng)基本功介紹

在小編看來(lái)，成為一名說(shuō)得過(guò)去的FPGA設(shè)計(jì)者，需要練好5項(xiàng)基本功：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。 需要強(qiáng)調(diào)的一點(diǎn)是，以上基本功是針對(duì)FPGA設(shè)計(jì)者來(lái)說(shuō)的，不是針對(duì)IC設(shè)計(jì)者的。對(duì)于IC設(shè)計(jì)，不太懂，所以不敢妄言。對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，練好這5項(xiàng)基本功，與用好相應(yīng)的EDA工具是同一過(guò)程，對(duì)應(yīng)關(guān)系如下：1.、仿真：Modelsim， Quartus II（Simulator Tool） 2.、綜合：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner） 3、 時(shí)序：Quartus II （TimeQuest Timing Analyzer， Technology Map Viewer， Chip Planner） 4、調(diào)試：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor） 5、驗(yàn)證：Modelsim， Quartus II（Test Bench Template Writer） 掌握HDL語(yǔ)言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語(yǔ)言對(duì)FPGA設(shè)計(jì)的影響貫穿于整個(gè)FPGA設(shè)計(jì)流程中，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的。 對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好“HDL語(yǔ)言的可綜合子集”可以完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼。練好仿真、綜合、時(shí)序分析這3項(xiàng)基本功，對(duì)于學(xué)習(xí)“HDL語(yǔ)言的可綜合子集”有如下幫助： 1. 通過(guò)仿真，可以觀察HDL語(yǔ)言在FPGA中的邏輯行為。 2. 通過(guò)綜合，可以觀察HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)形式。 3. 通過(guò)時(shí)序分析，可以分析HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)特性。對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好“HDL語(yǔ)言的驗(yàn)證子集”，可以完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。1. 搭建驗(yàn)證環(huán)境，通過(guò)仿真的手段可以檢驗(yàn)FPGA設(shè)計(jì)的正確性。 2. 全面的仿真驗(yàn)證可以減少FPGA硬件調(diào)試的工作量。 3.把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來(lái)，用調(diào)試解決仿真未驗(yàn)證的問(wèn)題，用仿真保證已經(jīng)解決的問(wèn)題不在調(diào)試中再現(xiàn)，可以建立一個(gè)回歸驗(yàn)證流程，有助于FPGA設(shè)計(jì)項(xiàng)目的維護(hù)。 FPGA設(shè)計(jì)者的這5項(xiàng)基本功不是孤立的，必須結(jié)合使用，才能完成一個(gè)完整的FPGA設(shè)計(jì)流程。反過(guò)來(lái)說(shuō)，通過(guò)完成一個(gè)完整的設(shè)計(jì)流程，才能最有效地練習(xí)這5項(xiàng)基本功。對(duì)這5項(xiàng)基本功有了初步認(rèn)識(shí)，就可以逐個(gè)深入學(xué)習(xí)一些，然后把學(xué)到的知識(shí)再次用于完整的設(shè)計(jì)流程。如此反復(fù)，就可以逐步提高設(shè)計(jì)水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法，只要通過(guò)培訓(xùn)入了門，就可以自學(xué)自練，自我提高。 市面上出售的有關(guān)FPGA設(shè)計(jì)的書(shū)籍為了保證結(jié)構(gòu)的完整性，對(duì)FPGA設(shè)計(jì)的每一個(gè)方面分開(kāi)介紹，每一方面雖然深入，但是由于缺少其他相關(guān)方面的支持，讀者很難付諸實(shí)踐，只有通讀完全書(shū)才能對(duì)FPGA設(shè)計(jì)獲得一個(gè)整體的認(rèn)識(shí)。這樣的書(shū)籍，作為工程培訓(xùn)指導(dǎo)書(shū)不行，可以作為某一個(gè)方面進(jìn)階的參考書(shū)。如何使用現(xiàn)有的書(shū)籍進(jìn)行自學(xué)，這是后話。 對(duì)于新入職的員工來(lái)說(shuō)，他們往往對(duì)FPGA的整體設(shè)計(jì)流程有了初步認(rèn)識(shí)，5項(xiàng)基本功的某幾個(gè)方面可能很扎實(shí)。但是由于某個(gè)或某幾個(gè)方面能力的欠缺，限制了他們獨(dú)自完成整個(gè)設(shè)計(jì)流程的能力。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計(jì)流程，培養(yǎng)自我獲取信息的能力，通過(guò)幾個(gè)設(shè)計(jì)流程來(lái)回的訓(xùn)練，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。在這一過(guò)程中，隨著對(duì)工作涉及的知識(shí)的廣度和深度的認(rèn)識(shí)逐步清晰，新員工的自信心也會(huì)逐步增強(qiáng)，對(duì)個(gè)人的發(fā)展方向也會(huì)逐步明確，才能積極主動(dòng)地參與到工程項(xiàng)目中來(lái)。

FPGA的設(shè)計(jì)流程

FPGA的設(shè)計(jì)流程就是利用EDA開(kāi)發(fā)軟件和編程工具對(duì)FPGA芯片進(jìn)行開(kāi)發(fā)的過(guò)程。典型FPGA的開(kāi)發(fā)流程一般如圖4.1.1所示，包括功能定義/器件選型、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真、板級(jí)仿真以及芯片編程與調(diào)試等主要步驟。1、功能定義/器件選型在FPGA設(shè)計(jì)項(xiàng)目開(kāi)始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。一般都采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接使用EDA元件庫(kù)為止。2、 設(shè)計(jì)輸入設(shè)計(jì)輸入是將所設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的某種形式表示出來(lái)，并輸入給EDA工具的過(guò)程。常用的方法有硬件描述語(yǔ)言（HDL）和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫(kù)中調(diào)出來(lái)，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)是可移植性差，當(dāng)芯片升級(jí)后，所有的原理圖都需要作一定的改動(dòng)。目前，在實(shí)際開(kāi)發(fā)中應(yīng)用最廣的就是HDL語(yǔ)言輸入法，利用文本描述設(shè)計(jì)，可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于簡(jiǎn)單的小型設(shè)計(jì)。而在中大型工程中，主要使用行為HDL，其主流語(yǔ)言是Verilog HDL和VHDL。這兩種語(yǔ)言都是美國(guó)電氣與電子工程師協(xié)會(huì)（IEEE）的標(biāo)準(zhǔn)，其共同的突出特點(diǎn)有：語(yǔ)言與芯片工藝無(wú)關(guān)，利于自頂向下設(shè)計(jì)，便于模塊的劃分與移植，可移植性好，具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率很高。除了這IEEE標(biāo)準(zhǔn)語(yǔ)言外，還有廠商自己的語(yǔ)言。也可以用HDL為主，原理圖為輔的混合設(shè)計(jì)方式，以發(fā)揮兩者的各自特色。3、 功能仿真功能仿真也稱為前仿真是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延遲信息，僅對(duì)初步的功能進(jìn)行檢測(cè)。仿真前，要先利用波形編輯器和HDL等建立波形文件和測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號(hào)的變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。4、 綜合優(yōu)化所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。就目前的層次來(lái)看，綜合優(yōu)化（Synthesis）是指將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實(shí)的門級(jí)電路。真實(shí)具體的門級(jí)電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級(jí)結(jié)構(gòu)網(wǎng)表來(lái)產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級(jí)結(jié)構(gòu)網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風(fēng)格。由于門級(jí)結(jié)構(gòu)、RTL級(jí)的HDL程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級(jí)別的綜合。常用的綜合工具有Synplicity公司的Synplify/Synplify Pro軟件以及各個(gè)FPGA廠家自己推出的綜合開(kāi)發(fā)工具。5、 綜合后仿真綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來(lái)的影響。但這一步驟不能估計(jì)線延時(shí)，因此和布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。目前的綜合工具較為成熟，對(duì)于一般的設(shè)計(jì)可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計(jì)意圖不符，則需要回溯到綜合后仿真來(lái)確認(rèn)問(wèn)題之所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。

圖4-1 FPGA典型設(shè)計(jì)流程 6、 實(shí)現(xiàn)與布局布線 布局布線可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告），實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過(guò)程。布局將邏輯網(wǎng)表中的硬件原語(yǔ)和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時(shí)序約束條件時(shí)，需要利用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對(duì)芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開(kāi)發(fā)商提供的工具。7、 時(shí)序仿真時(shí)序仿真，也稱為后仿真，是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來(lái)檢測(cè)有無(wú)時(shí)序違規(guī)（即不滿足時(shí)序約束條件或器件固有的時(shí)序規(guī)則，如建立時(shí)間、保持時(shí)間等）現(xiàn)象。時(shí)序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實(shí)際工作情況。由于不同芯片的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)帶來(lái)不同的影響。因此在布局布線后，通過(guò)對(duì)系統(tǒng)和各個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)系統(tǒng)性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)是非常有必要的。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。8、 板級(jí)仿真與驗(yàn)證板級(jí)仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對(duì)高速系統(tǒng)的信號(hào)完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。 9、 芯片編程與調(diào)試 設(shè)計(jì)的最后一步就是芯片編程與調(diào)試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream Generation），然后將編程數(shù)據(jù)下載到FPGA芯片中。其中，芯片編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等方面。邏輯分析儀（Logic Analyzer，LA）是FPGA設(shè)計(jì)的主要調(diào)試工具，但需要引出大量的測(cè)試管腳，且LA價(jià)格昂貴。目前，主流的FPGA芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀（如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb）來(lái)解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實(shí)用價(jià)值。

FPGA設(shè)計(jì)心得

工作過(guò)的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)（無(wú)論軟件還是硬件），不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過(guò)一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說(shuō)檢錯(cuò)了；如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開(kāi)始設(shè)計(jì)；如果需要在原來(lái)的版本基礎(chǔ)上增加新功能，很可能也得從頭來(lái)過(guò)，很難做到設(shè)計(jì)的可重用性。在邏輯方面，我覺(jué)得比較重要的規(guī)范有這些： 1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫入文檔，然后經(jīng)過(guò)嚴(yán)格評(píng)審?fù)ㄟ^(guò)后才能進(jìn)行下一步的工作。這樣做乍看起來(lái)很花時(shí)間，但是從整個(gè)項(xiàng)目過(guò)程來(lái)看，絕對(duì)要比一上來(lái)就寫代碼要節(jié)約時(shí)間，且這種做法可以使項(xiàng)目處于可控、可實(shí)現(xiàn)的狀態(tài)。 2.代碼規(guī)范。如果在另一個(gè)設(shè)計(jì)中的時(shí)鐘是40ns，復(fù)位周期不變，我們只需對(duì)CLK_PERIOD進(jìn)行重新例化就行了，從而使得代碼更加易于重用。 3.信號(hào)命名要規(guī)范化。 a.信號(hào)名一律小寫，參數(shù)用大寫。 b.對(duì)于低電平有效的信號(hào)結(jié)尾要用_n標(biāo)記，如rst_n。 c.端口信號(hào)排列要統(tǒng)一，一個(gè)信號(hào)只占一行，最好按輸入輸出及從哪個(gè)模塊來(lái)到哪個(gè)模塊去的關(guān)系排列，這樣在后期仿真驗(yàn)證找錯(cuò)時(shí)后方便很多。 d.一個(gè)模塊盡量只用一個(gè)時(shí)鐘，這里的一個(gè)模塊是指一個(gè)module或者是一個(gè)entity。在多時(shí)鐘域的設(shè)計(jì)中涉及到跨時(shí)鐘域的設(shè)計(jì)中最好有專門一個(gè)模塊做時(shí)鐘域的隔離。這樣做可以讓綜合器綜合出更優(yōu)的結(jié)果。 e.盡量在底層模塊上做邏輯，在高層盡量做例化，頂層模塊只能做例化，禁止出現(xiàn)任何膠連邏輯（gluelogic），哪怕僅僅是對(duì)某個(gè)信號(hào)取反。理由同上。 f.在FPGA的設(shè)計(jì)上禁止用純組合邏輯產(chǎn)生latch，帶D觸發(fā)器的latch的是允許的，比如配置寄存器就是這種類型。 g.一般來(lái)說(shuō)，進(jìn)入FPGA的信號(hào)必須先同步，以提高系統(tǒng)工作頻率（板級(jí)）。 h.所有模塊的輸出都要寄存器化，以提高工作頻率，這對(duì)設(shè)計(jì)做到時(shí)序收斂也是極有好處的。 i.除非是低功耗設(shè)計(jì)，不然不要用門控時(shí)鐘，這會(huì)增加設(shè)計(jì)的不穩(wěn)定性，在要用到門控時(shí)鐘的地方，也要將門控信號(hào)用時(shí)鐘的下降沿打一拍再輸出與時(shí)鐘相與。 j.禁止用計(jì)數(shù)器分頻后的信號(hào)做其它模塊的時(shí)鐘，而要用改成時(shí)鐘使能的方式，否則這種時(shí)鐘滿天飛的方式對(duì)設(shè)計(jì)的可靠性極為不利，也大大增加了靜態(tài)時(shí)序分析的復(fù)雜性。如FPGA的輸入時(shí)鐘是25M的，現(xiàn)在系統(tǒng)內(nèi)部要通過(guò)RS232與PC通信，要以rs232_1xclk的速率發(fā)送數(shù)據(jù)。
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