MyHDL“用python設(shè)計電路”
寫代碼：
下面的myhdl代碼寫了一個模塊top，里面有兩個計數(shù)器：cnt1從0計到9，當(dāng)cnt1＝9時，cnt2從0計到4。
從上面的代碼可以看到其實(shí)與verilog非常接近，只是復(fù)位和時鐘在python裝飾器always和always＿seq里實(shí)現(xiàn)了。另一個特殊點(diǎn)是，給一個信號賦值需要用xxx．next，這樣就描述了DFF的功能，賦的值下一個時鐘生效。
轉(zhuǎn)Verilog：
我們用下面的方法來把myhdl轉(zhuǎn)成verilog：
直接上效果，不解釋了，大家自己看：
寫驗(yàn)證環(huán)境，仿真：
與Verilog的驗(yàn)證環(huán)境沒有太大區(qū)別，實(shí)例化、編寫時鐘、復(fù)位等激勵，設(shè)置dump波形，仿真時間等。
看波形：
運(yùn)行后目錄下產(chǎn)生testbench．vcd。用Verdi打開如下圖：
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