“找到與半導(dǎo)體良好的金屬接觸是一個(gè)與半導(dǎo)體本身一樣古老的問題，”斯坦福大學(xué)的研究員 Aravindh Kumar 說?！半S著每一種新的半導(dǎo)體被發(fā)現(xiàn)(在我們的案例中，原子級薄的半導(dǎo)體，如二硫化鉬 (MoS2)，尋找良好接觸的問題再次浮出水面?！?/p>

Kumar 和他的同事研究人員 Katie Neilson 和 Kirstin Schauble 面臨的問題是尋找接觸電阻 (RC) 幾乎為零的金屬觸點(diǎn)。當(dāng)這些材料集成到電路、LED 或太陽能電池中時(shí)，替代方案將浪費(fèi)金屬-半導(dǎo)體結(jié)處的電壓和功率。

為了應(yīng)對這一挑戰(zhàn)，這些斯坦福大學(xué)的研究人員最近開發(fā)了一種在單層二維半導(dǎo)體上制造合金金屬觸點(diǎn)的新技術(shù)。二維半導(dǎo)體上改進(jìn)的金屬-半導(dǎo)體接觸電阻，結(jié)合過渡金屬二硫化物 (TMD) 的光學(xué)特性，可能為下一代邏輯和存儲技術(shù)鋪平道路。

二維半導(dǎo)體晶體管的前景

據(jù)研究人員稱，二維半導(dǎo)體有望解決大尺寸晶體管中的通道控制問題：減小器件尺寸也會減小通道長度。界面缺陷(由于晶體管柵極溝道的小尺寸)導(dǎo)致載流子遷移率下降。

研究人員表示，MoS2等過渡金屬二硫化物 (TMD) 是亞 10nm 溝道晶體管的首選材料，因?yàn)樗鼈冊跇O薄的厚度下具有高遷移率。

基于單層MoS2通道的 FET 截面

研究人員在接受采訪時(shí)解釋了他們最新研究的優(yōu)先級：

我們小組之前的一項(xiàng)研究表明，鎳 (Ni) 和鈀 (Pd) 等高熔點(diǎn)金屬 在沉積在單層 MoS2上時(shí)會造成損壞。作為一種精致的三原子厚材料，這會嚴(yán)重降低其電子性能。因此，我們和其他小組嘗試了低熔點(diǎn)金屬，例如銦(In)和錫(Sn)，看看它們是否會減少對MoS2的損害。拉曼光譜表明它們實(shí)際上對單層 MoS2造成的損傷可以忽略不計(jì)。In 和 Sn 非常容易氧化，因此我們用金 (Au) 蓋住這些低熔點(diǎn)金屬觸點(diǎn)，發(fā)現(xiàn)這些觸點(diǎn)的性能非常好。

合金觸點(diǎn)的電氣特性

為了防止浪費(fèi)電壓和功率，研究人員尋找了幾乎沒有接觸電阻 (RC) 的金屬觸點(diǎn)。目前，市場上RC最少的最著名觸點(diǎn)是銀/金(Ag/Au)、金(Au)和錫(Sn)。

斯坦福大學(xué)的研究人員成功地制造了 In/Au 和 Sn/Au 合金觸點(diǎn)，其接觸電阻分別低至 190 ohm.μm 和 270 ohm.μm。

與單層MoS2的最佳報(bào)告接觸之間的 RC 比較

“我會說我們偶然想到了這種合金化技術(shù)，”該團(tuán)隊(duì)解釋說。“然后，我們專注于合金化方面，因?yàn)檫@將確保這些觸點(diǎn)的熱穩(wěn)定性和化學(xué)穩(wěn)定性。例如，In/Au 合金的熔點(diǎn)將高于純 In，這使得它們對于晶體管制造中的任何后續(xù)加工都更加工業(yè)友好?！?/p>

爭取可擴(kuò)展性

據(jù)該團(tuán)隊(duì)稱，這項(xiàng)研究最具挑戰(zhàn)性的方面是讓這些二維半導(dǎo)體晶體管可靠且可重復(fù)地工作。研究人員指出：“我們不只是為一次性的‘英雄’設(shè)備——即表現(xiàn)非常好的單個(gè)晶體管而產(chǎn)生?！?“相反，我們希望展示整個(gè)芯片的接觸電阻在統(tǒng)計(jì)上相關(guān)的改進(jìn)。因此，雖然我們在最初的實(shí)驗(yàn)中擁有出色的產(chǎn)品，但成品率或成功率很低?！?/p>

Sn/Au(左)和 In/Au(右)的ID與VGS的關(guān)系

例如，研究人員假設(shè)，如果他們最初制造 100 個(gè)產(chǎn)品，那么其中只有兩三個(gè)會表現(xiàn)良好。經(jīng)過數(shù)月的反復(fù)試驗(yàn)，該團(tuán)隊(duì)試圖確定設(shè)備制造過程和測試方法，以確保他們創(chuàng)造出可重現(xiàn)的芯片范圍內(nèi)的結(jié)果。

在團(tuán)隊(duì)研究的早期階段，他們只能在只有一到三個(gè)原子厚的二維通道的晶體管上實(shí)現(xiàn)良好的電氣性能。由于 2D TMD 本質(zhì)上是原子級薄，因此它們在低溫下生長以避免熔化通常用于芯片互連的金屬——這與晶體硅形成鮮明對比。

雖然研究人員承認(rèn)硅“仍然是高性能邏輯晶體管的黃金標(biāo)準(zhǔn)”，但他們對 2D TMD 晶體管的未來表示樂觀，這可能有助于在基極上堆疊邏輯和存儲器層硅 CMOS 層。

2D 半導(dǎo)體：3D 集成的關(guān)鍵?

有許多跡象表明，摩爾定律的未來將由 3D 集成芯片形式的堆疊晶體管驅(qū)動，這可以緩解內(nèi)存帶寬問題或“內(nèi)存墻”。3D 集成芯片也可能徹底改變設(shè)計(jì)和布線方法。

2D 半導(dǎo)體可能是創(chuàng)建此類 3D 集成芯片的關(guān)鍵解決方案，因?yàn)樗鼈兛梢栽诘蜏叵螺p松生長，同時(shí)保持電氣特性完好無損。由于高電阻觸點(diǎn)一直是采用二維半導(dǎo)體的障礙，因此這項(xiàng)研究對于大規(guī)模制造良好的工業(yè)級二維半導(dǎo)體可能具有開創(chuàng)性。

圖為確定金屬和二維半導(dǎo)體之間接觸電阻的測試結(jié)構(gòu)

研究人員詳細(xì)說明，“如果或當(dāng)高質(zhì)量、低溫生長可以擴(kuò)展到 12 英寸晶圓時(shí)，TMD 將在堆疊在硅邏輯頂部的存儲器和計(jì)算層中發(fā)揮作用。它們還可以作為嵌入式 DRAM、SRAM 高速緩存中的訪問晶體管或 3D 閃存晶體管。”

他們補(bǔ)充說：“與硅晶體管相比，前兩個(gè)示例受益于更低的關(guān)態(tài)電流，因?yàn)閱螌?TMD 的能帶隙比硅大?！?/p>

2D TMD 的未來路線圖

2019年，臺積電宣布將開始生產(chǎn)SiGe作為其5nm工藝的PMOS溝道材料。鍺的研究始于 2000 年代初，這項(xiàng)研究花了將近 20 年的時(shí)間才到達(dá)生產(chǎn)單位。2D 半導(dǎo)體研究始于 2011 年左右，自那時(shí)以來取得了巨大進(jìn)展。

根據(jù)斯坦福大學(xué)的研究人員的說法，從 Ge 時(shí)間線推斷，2D TMD 最早可能會在 2030 年出現(xiàn)在消費(fèi)電子產(chǎn)品中是公平的。但是，仍然存在一些開放的挑戰(zhàn)，例如提高通道移動性和探索 P 型通道候選者。在這些問題得到解決之前，其他新型二維半導(dǎo)體材料將面臨激烈的競爭。

該團(tuán)隊(duì)表示，摩爾定律的延續(xù)依賴于新材料、設(shè)備架構(gòu)和解決方案。“因?yàn)樵蛹壉〉亩S材料(如 MoS 2)是擴(kuò)展摩爾定律的候選材料之一，因此必須優(yōu)化它們的觸點(diǎn)，以使其成為硅的合適替代品或補(bǔ)充品，”他們斷言。“降低接觸電阻的解決方案，例如我們提出的合金觸點(diǎn)，可以實(shí)現(xiàn)更高的電流和更好的節(jié)能效果。”

原文標(biāo)題：這種半導(dǎo)體將是芯片未來的關(guān)鍵

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審核編輯：湯梓紅