首先開(kāi)門見(jiàn)山的回答這個(gè)問(wèn)題——LUT的作用是 實(shí)現(xiàn)所有的邏輯函數(shù) ，也就是類似于計(jì)算Y=A&B+C+D之類的算式結(jié)果！

LUT是什么構(gòu)成的？

xilinx的LUT是4輸入1輸出的 RAM ，也就是4根地址線的，一根數(shù)據(jù)線的RAM，并且I1是高地址位，I4是低地址位，樣子參考下圖。I1到I4就是地址線，O是輸出數(shù)據(jù)線。

RAM怎么實(shí)現(xiàn)邏輯運(yùn)算？

假設(shè)要實(shí)現(xiàn)運(yùn)算Y=A&B+C+D。假設(shè)I1代表A，I2代表B，I3代表C，I4代表D，O代表Y。此時(shí)將下表存入LUT中。從下表可以看出，LUT存儲(chǔ)的就是函數(shù)Y=A&B+C+D的真值表。 **4個(gè)輸入信號(hào)的地址對(duì)應(yīng)的位置上存儲(chǔ)的就是4個(gè)地址進(jìn)行邏輯運(yùn)算后的真值！** 這樣任何4輸入的所有邏輯運(yùn)算都可以通過(guò)存取真值表的方法實(shí)現(xiàn)。一旦輸入地址中的任何一個(gè)數(shù)，立馬就會(huì)輸出存儲(chǔ)位置上對(duì)應(yīng)的結(jié)果。

verilog怎么實(shí)現(xiàn)上面的函數(shù)呢？

reg Y;

reg [3:0] I ;

always@（*）begin Y=(I[0] & I1) | I2 | I3；end

請(qǐng)注意（ ）里面是 ，代表不需要時(shí)鐘，實(shí)現(xiàn)的是組合邏輯。如果最后一行變成如下：

always@（posedge clk）begin Y=(I[0] & I1) | I2 | I3；end

則生成的不是一個(gè)LUT是一個(gè)LUT加一個(gè)觸發(fā)器FF。