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觸發(fā)器的基本知識合集

jf_78858299 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2023-03-23 14:47 ? 次閱讀
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一、RS觸發(fā)器

首先,我們需要了解一下最基本的觸發(fā)器RS觸發(fā)器。

圖片

其中S和R是兩個輸入端,Q和Q反是兩個輸出端,中間是兩個與非門,結(jié)構(gòu)很簡單。其真值表如下:

圖片

當R=S=0時,輸出狀態(tài)不定(避免出現(xiàn)此狀態(tài))

當R=0,S=1時,輸出狀態(tài)置0

當R=1,S=0時,輸出狀態(tài)置1

當R=S=1時,保持不變

R和S不能同時為0?。。。?!

R和S不能同時為0?。。。?!

R和S不能同時為0?。。。?!

二、同步RS觸發(fā)器

數(shù)字電路中,為協(xié)調(diào)各部分動作一致,常要求某些觸發(fā)器于同一時刻工作,所以要引入同步信號。電路結(jié)構(gòu)如下:

圖片

可以看出,相比于RS觸發(fā)器,只是在前面加上了兩個與非門和一個同步信號。當CP=0時,G3和G4被鎖住,意思就是只能輸出高電平,這就意味著Q保持不變。

當CP=1時,G3和G4打開,構(gòu)成基本的RS觸發(fā)器,原理如RS觸發(fā)器。

R和S不能同時為1?。。。?!

R和S不能同時為1?。。。?!

R和S不能同時為1!?。。。?/p>

三、主從觸發(fā)器

在觸發(fā)器工作時候,如果輸入端R或者S在CP=1時多次變化,那么輸出狀態(tài)可能就發(fā)生改變,不能保持狀態(tài)唯一。所以我們需要一種新的結(jié)構(gòu)讓結(jié)果只能在一個高電平期間發(fā)生一次改變,于是就有了主從觸發(fā)器(好巧妙的結(jié)構(gòu)啊!!!).結(jié)構(gòu)如下:

圖片

從左圖中可以看出,下面的為主觸發(fā)器,有一個同步信號CP。上面的為從觸發(fā)器,同步信號為CP的反相。當CP=1時,主觸發(fā)器工作,從觸發(fā)器被鎖住,從觸發(fā)器的狀態(tài)保持不變。主觸發(fā)器就可以拆分為一個RS觸發(fā)器來分析,這里就不再贅述了。

當CP=0時,主觸發(fā)器被鎖住,它的輸出狀態(tài)保持不變,從觸發(fā)器開始工作。這里當主觸發(fā)器的輸入再怎么變化也影響不到后面從觸發(fā)器的輸出狀態(tài)。(哇!好厲害?。┻@時從觸發(fā)器的工作狀態(tài)又是一個簡單的RS觸發(fā)器,我也就不分析了。真值表如下:

圖片

R和S不能同時為1?。。。。?/p>

R和S不能同時為1?。。。?!

R和S不能同時為1?。。。?!

四、

JK觸發(fā)器

上面三種觸發(fā)器都有一種狀態(tài)不能存在,導致電路不小心處于這種狀態(tài)時候會出現(xiàn)不可預測的后果,為了避免這種情況發(fā)生,大佬們又發(fā)明出了一個新的結(jié)構(gòu)。JK觸發(fā)器(大佬就是屌沒電還能跑?。。。?。結(jié)構(gòu)圖如下:

圖片

看著有點復雜····

我們先把它和主從觸發(fā)器比較下,發(fā)現(xiàn)就是多了兩個從輸出端Q接到輸入端的負反饋連線,其實也沒那么復雜啦。

現(xiàn)在分析下它的工作狀態(tài)。

若J=K=0.結(jié)果保持不變啊。

若J=1,K=0。恩······就是一個主從觸發(fā)器呀~~結(jié)果置1。不明白的往回看。

若J=0,K=1。恩······還就是一個主從觸發(fā)器呀~~結(jié)果置0。不明白的往回看。

敲黑板,重點來了!??!

若J=K=1時,需要考慮兩種情況:

1.當前輸出Q=0.這時左下的與非門被鎖死,只能輸出高電平1。當CP=1時,左上角與非門輸出低電平0,此時變成了主從觸發(fā)器的S=1,R=0,結(jié)果置1

2.當前輸出Q=1.這時左上的與非門被鎖死,只能輸出高電平1。當CP=1時,左下角與非門輸出低電平0,此時變成了主從觸發(fā)器的S=0,R=1,結(jié)果置0

綜上,當J=K=1時,觸發(fā)器的結(jié)果將發(fā)生反轉(zhuǎn)。

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