FPGA設(shè)計中的絕大部分電路為同步時序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時序路徑上的所有寄存器在時鐘信號的驅(qū)動下步調(diào)一致地運作。這就要求時鐘信號（更準(zhǔn)確地說是時鐘有效沿）在同一時間點到達(dá)所有寄存器的時鐘端口，為此，F(xiàn)PGA內(nèi)部提供了專用的時鐘布線資源。然而，即便如此，實際情形是時鐘信號往往在不同時間點到達(dá)寄存器的時鐘端口，這種現(xiàn)象就是時鐘偏移。

時鐘偏移反映了時鐘信號到達(dá)同一時序路徑上的不同寄存器的時鐘端口之間的時間差異，如下圖所示。時鐘clk從源端到達(dá)寄存器FF1的時間點為Tclk1，到達(dá)寄存器FF2的時間點為Tclk2，故時鐘偏移即為Tclk2與Tclk1的差。若clk源端記為零時刻點，那么Tclk1和Tclk2分別對應(yīng)發(fā)送時鐘路徑延遲和捕獲時鐘路徑延遲。

時鐘偏移可正可負(fù)。通常，若數(shù)據(jù)流向與時鐘前進(jìn)方向一致，那么時鐘偏移為正。否則為負(fù)，如下圖所示。

時鐘偏移對時序收斂有什么影響呢？

我們從建立時間裕量和保持時間裕量兩個角度分析。先以正向的時鐘偏移為例。建立時間裕量分析如下圖所示，發(fā)起沿和捕獲沿相差一個時鐘周期。由圖中建立時間裕量表達(dá)式可以得出結(jié)論：正向的時鐘偏移對建立時間收斂是有利的，相當(dāng)于捕獲寄存器的建立時間由Tsu減小至Tsu-Tskew。

保持時間裕量分析如下圖所示，保持時間檢查的發(fā)起沿和捕獲沿為同一時鐘沿（保持時間檢查是基于建立時間檢查的，要求當(dāng)前發(fā)送沿發(fā)送的數(shù)據(jù)不能被前一個捕獲沿捕獲；下一個發(fā)送沿發(fā)送的數(shù)據(jù)不能被當(dāng)前捕獲沿捕獲）。由圖中保持時間裕量表達(dá)式可以得出結(jié)論：正向的時鐘偏移不利于保持時間收斂。相當(dāng)于數(shù)據(jù)在有效沿到達(dá)之后還要穩(wěn)定保持的時間變長了，由原來的Th變?yōu)門h+Tskew。這顯然阻礙了保持時間收斂。

結(jié)合建立時間裕量和保持時間裕量表達(dá)式，若Tskew為負(fù)，則建立時間收斂更加困難，保持時間收斂更加容易。





審核編輯：劉清