半導(dǎo)體行業(yè)觀察

來(lái)源：內(nèi)容編譯自phonearena，謝謝。

根據(jù)TF International 分析師郭明淇在網(wǎng)上發(fā)布的一份報(bào)告，蘋(píng)果的 M 系列芯片即將采用全新的設(shè)計(jì)。一向可靠的郭明池表示，M5 系列芯片將由臺(tái)積電采用其第三代 N3P 3nm 工藝節(jié)點(diǎn)生產(chǎn)。郭明池表示，M5 將于明年上半年開(kāi)始量產(chǎn)。2025 年下半年，M5 Pro/Max 將量產(chǎn)，M5 Ultra 將于 2026 年量產(chǎn)。

重大新聞是，據(jù)郭明錤稱，M5 Pro、M5 Max 和 M5 Ultra 將使用臺(tái)積電的新封裝，即 SoIC-mH（水平集成芯片成型系統(tǒng)）。這種封裝工藝將改善散熱性能（對(duì)于半導(dǎo)體而言，降低溫度始終很重要）和生產(chǎn)良率。想知道生產(chǎn)良率有多重要嗎？問(wèn)問(wèn)三星代工廠，其糟糕的生產(chǎn)良率可能已經(jīng)使其損失了一些業(yè)務(wù)。

更有趣的是高端 M5 系列硅片的設(shè)計(jì)變化，涉及使用單獨(dú)的 CPU（中央處理器）和 GPU（圖形處理器）芯片。智能手機(jī)上使用的應(yīng)用處理器使用片上系統(tǒng) (SoC) 設(shè)計(jì)，將 CPU、GPU 和其他組件集成到單個(gè)芯片中。借助 SoIC-mH 封裝改善組件的散熱性能，芯片可以在需要節(jié)流以降低熱量之前以最大速度和功率運(yùn)行更長(zhǎng)時(shí)間。

另一方面，采用SoC設(shè)計(jì)可以減小集成芯片的尺寸。單個(gè)SoC芯片還可以實(shí)現(xiàn)芯片組件之間更快的通信，從而降低延遲。

郭在帖子中表示，蘋(píng)果將使用高端 M5 芯片為這家科技巨頭用于Apple Intelligence的私有云計(jì)算 (PCC) 服務(wù)器提供支持。郭表示，高端 M5 芯片比目前用于 PCC 服務(wù)器的芯片更適合 AI 應(yīng)用。M2 Ultra 目前部署在蘋(píng)果的大多數(shù) PCC 服務(wù)器上。上個(gè)月的一份報(bào)告稱，蘋(píng)果正在與富士康洽談在臺(tái)灣建造新的 AI 服務(wù)器，該服務(wù)器將采用 M4 系列芯片組。

臺(tái)積電除了蘋(píng)果之外，還有其他客戶使用 SoIC 封裝（集成芯片系統(tǒng)）。雖然蘋(píng)果是臺(tái)積電最大的 SoIC 客戶，但 AMD 位居第二，其次是 AWS 和高通。

臺(tái)積電SoIC，進(jìn)展神速

臺(tái)積電的 3D 堆疊系統(tǒng)級(jí)集成芯片 (SoIC) 先進(jìn)封裝技術(shù)將快速發(fā)展。在該公司最近的技術(shù)研討會(huì)上，臺(tái)積電概述了一份路線圖，到 2027 年，該技術(shù)將從目前的 9μm 凸塊間距一路縮小到 3μm 間距，將 A16 和 N2 芯片組合堆疊在一起。

臺(tái)積電擁有多項(xiàng)先進(jìn)封裝技術(shù)，包括 2.5D CoWoS 和 2.5D/3D InFO。也許最有趣（也是最復(fù)雜）的方法是他們的 3D 堆疊集成芯片系統(tǒng) (SoIC) 技術(shù)，這是臺(tái)積電對(duì)混合晶圓鍵合的實(shí)現(xiàn)?；旌湘I合允許將兩個(gè)先進(jìn)的邏輯器件直接堆疊在一起，從而實(shí)現(xiàn)兩個(gè)芯片之間的超密集（和超短）連接，主要針對(duì)高性能部件。目前，SoIC-X（無(wú)凸塊）用于特定應(yīng)用，例如 AMD 的 CPU 3D V 緩存技術(shù)，以及他們的 Instinct MI300 系列 AI 產(chǎn)品。雖然采用率正在增長(zhǎng)，但當(dāng)前這一代技術(shù)受到芯片尺寸和互連間距的限制。

但如果一切按照臺(tái)積電的計(jì)劃進(jìn)行，這些限制預(yù)計(jì)很快就會(huì)消失。SoIC-X 技術(shù)將快速發(fā)展，到 2027 年，將有可能組裝一個(gè)芯片，將臺(tái)積電尖端 A16（1.6 納米級(jí)）上制造的掩模版大小的頂部芯片與使用臺(tái)積電 N2（2 納米級(jí)）生產(chǎn)的底部芯片配對(duì)。這些芯片將依次使用 3μm 鍵合間距硅通孔 (TSV) 連接，密度是當(dāng)今 9μm 間距的三倍。如此小的互連將允許總體上更大的連接數(shù)量，從而大大提高組裝芯片的帶寬密度（從而提高性能）。

改進(jìn)的混合鍵合技術(shù)旨在讓臺(tái)積電的大型 HPC 客戶（AMD、博通、英特爾、NVIDIA 等）能夠?yàn)橐罂量痰膽?yīng)用構(gòu)建大型、超密集的分解式處理器設(shè)計(jì)，在這些應(yīng)用中，芯片之間的距離至關(guān)重要，所用的總面積也很重要。同時(shí)，對(duì)于只注重性能的應(yīng)用，可以將多個(gè) SoIC-X 封裝放置在 CoWoS 中介層上，以更低功耗獲得更高的性能。

除了針對(duì)需要極高性能的設(shè)備開(kāi)發(fā)無(wú)凸塊 SoIC-X 封裝技術(shù)外，臺(tái)積電還將在不久的將來(lái)推出凸塊 SoIC-P 封裝工藝。SoIC-P 專為更便宜的低性能應(yīng)用而設(shè)計(jì)，這些應(yīng)用仍需要 3D 堆疊，但不需要無(wú)凸塊銅對(duì)銅 TSV 連接帶來(lái)的額外性能和復(fù)雜性。這種封裝技術(shù)將使更廣泛的公司能夠利用 SoIC，雖然臺(tái)積電不能代表其客戶的計(jì)劃，但更便宜的技術(shù)版本可能會(huì)使其適用于更注重成本的消費(fèi)者應(yīng)用。

根據(jù)臺(tái)積電目前的計(jì)劃，到 2025 年，該公司將提供正面對(duì)背面 (F2B) 凸塊 SoIC-P 技術(shù)，該技術(shù)能夠?qū)?0.2 光罩大小的 N3（3 納米級(jí)）頂部芯片與 N4（4 納米級(jí)）底部芯片配對(duì)，并使用 25μm 間距微凸塊 (μbump) 進(jìn)行連接。2027 年，臺(tái)積電將推出正面對(duì)背面 (F2F) 凸塊 SoIC-P 技術(shù)，該技術(shù)能夠?qū)?N2 頂部芯片放置在間距為 16μm 的 N3 底部芯片上。

為了讓 SoIC 在芯片開(kāi)發(fā)商中更受歡迎、更容易獲得，還有很多工作要做，包括繼續(xù)改進(jìn)其芯片到芯片接口。但臺(tái)積電似乎對(duì)行業(yè)采用 SoIC 非常樂(lè)觀，預(yù)計(jì)到 2026 年至 2027 年將發(fā)布約 30 種 SoIC 設(shè)計(jì)。

聲明：本網(wǎng)站部分文章轉(zhuǎn)載自網(wǎng)絡(luò)，轉(zhuǎn)發(fā)僅為更大范圍傳播。 轉(zhuǎn)載文章版權(quán)歸原作者所有，如有異議，請(qǐng)聯(lián)系我們修改或刪除。

審核編輯 黃宇