Quartus概述

Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境， 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。當(dāng)前官方提供下載的最新版本是v17.0。

Altera Quartus II （3.0和更高版本）設(shè)計軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。工程師使用同樣的低價位工具對 Stratix FPGA進行功能驗證和原型設(shè)計，又可以設(shè)計HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應(yīng)地進行最大吞吐量設(shè)計。

Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。

quartus下載及破解教程

1、下載quartus ii 13.1官方文件包，為了避免安裝包完整及含有device，最好去官網(wǎng)altera下載，不要用某些人云盤里的。

2、進入官網(wǎng)后，找到下載選項，見上圖，在彈出界面選擇軟件選擇助手， 選擇 quartus ii 13.1并點擊下載，如下圖，下載方法建議選擇直接下載。為了避免device安裝的麻煩，建議直接下載組合文件，點擊下載后，它會要求你登陸altera賬號，用郵箱注冊一個即可，這里不贅述。

3、由于文件比較大，下載可能需要點時間，這是就看看書唄，下載好后，用解壓軟件解壓rar，解壓好后，雙擊setup（這里的setup為windows批處理文件），等待彈出安裝界面，然后一直點next即可，由于很簡單，不贅述。

4、安裝時間較長，大概需要二十多分鐘，這是我們可以去下quartus破解器，畢竟不能浪費時間。由于給出鏈接會被封，我就不貼出鏈接了。你直接搜索Quartus_13.1_x64破解器（64位版本），下載一個即可（建議下載靠前的）。

5、下載好后，軟件也差不多裝好了，雙擊打開下載好的Quartus_13.1_x64破解器，點擊應(yīng)用，它可能提醒你未找到該文件，點擊確定查找該文件，如你安裝quartus時，軟件位置是默認，那么該文件一般在C：altera13.1quartusin64目錄下，選中該后綴為dll的文件，點擊打開，再點擊保存，這是你可以看見破解器提示補丁運行完畢。

6、點擊退出后，破解器會要你打開一個bat文件，選擇用記事本打開，然后將里面的××××××××××××全部替換為你的網(wǎng)卡號，保存后，quartus即破解成功。

7、那么怎么知道自己的網(wǎng)卡好呢。打開quartus，選擇tools-license即可獲取網(wǎng)卡號（注意：網(wǎng)卡號有多個，只需要復(fù)制一個即可）。

quartus原理圖輸入設(shè)計方法攻略

1、這里我們默認您已經(jīng)新建好了工程，在【File】菜單下點擊【New】，即彈出用戶設(shè)計建立向?qū)?，在【New】中選擇【Design Files】-【Block Diagram/Schematic File】原理圖文件輸入

2、

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4、建立原理圖設(shè)計文件

5、調(diào)用參數(shù)化元件，在繪圖區(qū)雙擊鼠標(biāo)左鍵，即彈出添加符號元件的窗口

6、分別調(diào)用輸入端口“input”和邏輯器件“74138”

7、繪圖控制操作，使用縮放工具按鈕后，請切換回按鈕（選擇及畫線工具），才能對繪圖進行編輯。

8、從符號庫中調(diào)出需要的輸入、輸出端口，排放整齊

9、完成畫線連接操作（鼠標(biāo)放到端點處，會自動捕捉，按下左鍵拖動到目標(biāo)處，釋放后即完成一次畫線操作）

10、鼠標(biāo)左鍵雙擊端口名，如圖示74138電路Y7N端所示，直接輸入用戶自定義的名字即可。74138邏輯測試電路原理圖設(shè)計完畢！

11、在下拉菜單【Processing】中選擇【Start Compilation】，啟動全程編譯

12、全程編譯分析報告：

13、選擇Processing/Start Compilation，自動完成分析、排錯、綜合、適配、匯編及時序分析的全過程。

14、編譯過程中，錯誤信息通過下方的信息欄指示（紅色字體）。雙擊此信息，可以定位到錯誤所在處，改正后在此進行編譯直至排除所有錯誤；

15、編譯成功后，會彈出編譯報告，顯示相關(guān)編譯信息。

16、QuartusII的編譯器由一系列處理模塊構(gòu)成；這些模塊負責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析；

17、在這一過程中，將設(shè)計項目適配到FPGA/CPLD目標(biāo)器件中，同時產(chǎn)生多用途的輸出文件，如功能和時序信息文件，器件編程的目標(biāo)文件；

18、編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，以供設(shè)計者排除，然后產(chǎn)生一個結(jié)構(gòu)化的網(wǎng)表文件表達的電路原理圖文件；

19、工程編譯完成后，設(shè)計結(jié)果是否滿足設(shè)計要求，可以通過時序仿真來分析；建立波形矢量文件

20、添加引腳節(jié)點，選擇菜單【View】-【Utility Windows】-【Node Finder】命令

21、在Filter下選擇“Pins：unassigned”，再單擊“List”，列出引腳端口

22、在Nodes Found下方的列表下選擇所列出的端口，將其拖放到波形文件的引腳編輯區(qū)

23、設(shè)置仿真時間長度，選擇菜單【Edit】-【End Time】命令，默認為1us，這里將其設(shè)置為100us

24、設(shè)置仿真時間周期，選擇菜單【Edit】-【Grid Size…】命令，默認為10ns，由于競爭冒險的存在，在仿真時信號波形和大量毛刺混疊在一起，影響仿真結(jié)果，因此，這里設(shè)置為500ns

25、編輯輸入端口信號，使用窗口縮放（左鍵放大，右鍵縮?。┌巡ㄐ慰s放到合適程度

26、啟動時序仿真，在下拉菜單【Processing】中選擇【Start Simulation】，分析波形可見，與74LS138功能真值表一致，結(jié)果正確

注意事項

1、QuartusII通過“工程（Project）”來管理設(shè)計文件，必須為此工程創(chuàng)建一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾；

2、此文件夾名不宜用中文，也最好不要用數(shù)字，應(yīng)放到磁盤上容易找到的地方，不要放在軟件的安裝目錄中；

3、建立完工程文件夾后再進行后續(xù)操作……