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到底DDR走線能不能參考電源層???

edadoc ? 來源:edadoc ? 作者:edadoc ? 2025-11-11 17:44 ? 次閱讀
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高速先生成員--黃剛

一些通用的PCB設(shè)計(jì)經(jīng)驗(yàn)以及高速信號理論,都告訴我們PCB上的信號最好都以地平面為參考,尤其是高速走線,建議上下參考平面都是地平面是最好的方法。但是產(chǎn)品類型千千萬萬,導(dǎo)致疊層的設(shè)計(jì)也變化萬千,有時候?yàn)榱顺杀緶p小層數(shù),這樣就可能會導(dǎo)致信號參考到電源平面的情況。當(dāng)然,作為一名有經(jīng)驗(yàn)的設(shè)計(jì)工程師,還是會優(yōu)先保證主要的高速串行信號上下層都有完整的地平面做參考。在保證重要的高速信號后,一般來說,要去犧牲不那么高速的DDR模塊走線了。

沒辦法,誰叫你速率沒有高速信號那么高,關(guān)鍵是你還要用那么多層去布線,所以只能犧牲DDR信號了。那這樣就尷尬了,很多PCB工程師覺得違背了他們一貫的設(shè)計(jì)原則,不敢下手去畫了。

一般這種PCB設(shè)計(jì)工程師定不了的時候,高速先生就必須出來說話了。我們截取一段DDR的地址信號進(jìn)行研究,疊層和走線情況如下所示:

wKgZO2kTBXGAPOK_AAGy2XzSwwo334.jpg

這根地址信號走線在L3層,參考L2和L4層,其中L4層是主要的參考平面,是一個電源平面,距離L3走線層是4mil,L2層雖然是地平面,但是距離L3走線層卻有差不多16mil的距離。顯而易見,這根L3層的地址信號主要參考的是L4層的電源平面了。就像下面這個3D仿真模型展示的一樣。

wKgZO2kTBXGAAzgTAADJjaRnbaY044.jpg

要不。。。我們還是首先來看看如果是L3層的這根地址信號上下都是地平面的常規(guī)情況的結(jié)果吧,也就是把上面的電源平面也換成地平面,這樣L3層走線上下都是參考地平面了,模型如下所示:

wKgZPGkTBXGACDBFAAC7i0yTt8w930.jpg

我們先來看看阻抗的情況,這根地址信號的走線是要求按40歐姆來設(shè)計(jì),經(jīng)過仿真后,我們看到上下都是地平面設(shè)計(jì)的阻抗仿真結(jié)果非常接近40歐姆走線阻抗。

wKgZO2kTBXKAFbcHAAEDRlVR2O4336.jpg

那么大家是不是很好奇,如果是參考電源平面的case,阻抗是多少呢?會不會差很遠(yuǎn)很遠(yuǎn)??!淡定,高速先生可以很負(fù)責(zé)任的告訴大家,不會!如下圖所示,參考電源平面后,阻抗也是差不多40歐姆左右。

wKgZPGkTBXKARNzEAAERmt3QPUw748.jpg

兩者一對比,其實(shí)發(fā)現(xiàn),對于阻抗來說,參考電源平面和參考地平面其實(shí)差的不遠(yuǎn)。

wKgZO2kTBXOAcEDiAAFJ0GAYVcQ215.jpg

那是不是只要阻抗沒啥影響,也就代表著DDR信號參考電源平面完整沒有問題呢?當(dāng)然。。。也不是啦!阻抗只是其中的一個性能的表征手段,除此之外,我們還是要關(guān)注下插入損耗的情況。

首先,我們還是來看看常規(guī)的上下參考地平面的插入損耗結(jié)果。和我們預(yù)料的一樣,參考地平面時,插入損耗的結(jié)果從低頻一直到高頻都是非常線性的,完全沒得問題!

wKgZPGkTBXOAUaKGAADPsFG3hR0918.jpg

這個時候大家是不是很期待,參考電源平面的插入損耗曲線長啥樣呢?按道理說,阻抗和參考地平面差別很小,預(yù)期插入損耗的結(jié)果也不會偏差很大吧?

這次可能又要讓大家失望了,參考電源平面的插入損耗結(jié)果是下面這個熊樣的哦!

wKgZPGkTBXSAYi6vAADb-n457og319.jpg

啥啊,高頻波動那么大,那么差啊,這壓根就不行??!你說對了,高頻的確不行,但是別忘了,我們DDR模塊的速率,以DDR4為例,一般地址信號的速率也就是1.2Gbps到1.6Gbps,所以理論上我們關(guān)注前面3GHz左右的頻段就可以了。后面的高頻部分都已經(jīng)是DDR運(yùn)行頻率的3倍頻之后了,能量其實(shí)就很少了。

咦,如果按照這個觀點(diǎn)再對比參考地平面和參考電源平面的插入損耗結(jié)果的話,在3GHz以前倒是差得不大哦。這也就是為什么我們的確能看到有的產(chǎn)品的DDR模塊的地址控制信號參考電源平面也能跑到額定速率的原因了。。。

當(dāng)然,上面只是從比較理想的仿真結(jié)果上來得出的結(jié)論。實(shí)際上也要考慮到加工的因素,包括電源平面也會存在噪聲影響的因素,還有就是不同設(shè)計(jì)地址信號走線長度不同,參考的電源網(wǎng)絡(luò)不同,包括電容配置不同等眾多因素。另外為什么在很多非常規(guī)設(shè)計(jì)中,一般只看到地址控制信號參考電源平面的設(shè)計(jì),很少看到數(shù)據(jù)信號參考電源平面呢,那是因?yàn)閿?shù)據(jù)信號的速率更高,3倍頻下可能就到了5-6GHz以上了,這個時候從上面的插入損耗曲線來看,差異就變得慢慢明顯了??偠灾?,高速先生的觀點(diǎn)是并不完全拒絕DDR走線參考電源平面的可行性,但是遇到這樣的非常規(guī)設(shè)計(jì),我們需要更謹(jǐn)慎的去對待它,最好有一些仿真數(shù)據(jù)的支撐來確認(rèn)更大的成功率才行!

問題:大家有沒有做過一些覺得是非常規(guī)的DDR設(shè)計(jì),可以分享下?

關(guān)于一博:

一博科技成立于2003年3月,深圳創(chuàng)業(yè)板上市公司,股票代碼: 301366,專注于高速PCB設(shè)計(jì)、SI/PI仿真分析等技術(shù)服務(wù),并為研發(fā)樣機(jī)及批量生產(chǎn)提供高品質(zhì)、短交期的PCB制板與PCBA生產(chǎn)服務(wù)。致力于打造一流的硬件創(chuàng)新平臺,加快電子產(chǎn)品的硬件創(chuàng)新進(jìn)程,提升產(chǎn)品質(zhì)量。

審核編輯 黃宇

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