引言

現(xiàn)代便攜式電子設備與分布式電源系統(tǒng)對DC-DC變換器提出了高頻化、低EMI及快速瞬態(tài)響應的復合要求。恒定導通時間（COT）控制架構憑借其環(huán)路結構簡潔、瞬態(tài)響應迅速等固有優(yōu)勢，在降壓型Buck變換器領域獲得廣泛應用。然而，傳統(tǒng)COT架構的開關頻率隨輸入電壓、負載電流及外部元件參數(shù)漂移而顯著變化，導致EMI頻譜難以預測、多相并聯(lián)時均流精度惡化，并可能引發(fā)音頻噪聲干擾等工程問題。國科安芯推出的ASP4644芯片采用雙鎖相環(huán)（Dual-PLL）協(xié)同控制架構，通過頻率同步PLL與時鐘同步PLL的級聯(lián)耦合機制，實現(xiàn)開關頻率對外部參考時鐘或內部可編程頻率的自適應跟蹤。本文對該架構的工程可行性、電路實現(xiàn)細節(jié)及多相并聯(lián)應用價值進行系統(tǒng)性技術分析。

COT控制架構的固有局限與演進需求

COT控制模式的理論開關頻率fSW ≈ VOUT/(VIN·Ton)，在穩(wěn)態(tài)下應保持相對恒定。然而工程實踐中，比較器延遲、驅動傳播延時及死區(qū)時間的工藝角漂移、溫度變化等因素導致有效Ton偏離設計值。輕載時進入DCM模式引入附加諧振周期，進一步加劇頻率不可控性。多相并聯(lián)時，各相PCB走線寄生參數(shù)差異引起時鐘skew，破壞相位交錯精度。單PLL時鐘同步方案雖可鎖定振蕩器頻率，但無法消除功率級延遲引入的相位誤差，難以實現(xiàn)逐周期精確跟蹤。

ASP4644提出的Dual-PLL架構將頻率鎖定分解為"時鐘源同步"與"功率級跟蹤"兩個子任務，通過電流域跨導線性環(huán)實現(xiàn)低延遲耦合，為多相系統(tǒng)的相位精確控制提供了新的技術路徑。

雙PLL架構原理與系統(tǒng)框圖

ASP4644系統(tǒng)架構嚴格遵循功能模塊化原則，劃分為七大功能單元。其中頻率同步PLL與時鐘同步PLL**構成雙環(huán)控制核心。為行文清晰，本文將前者稱為"外同步PLL"，后者稱為"內置偽PLL"。
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外同步PLL：振蕩器頻率基準生成

外同步PLL由鑒頻鑒相器（PFD）、電荷泵（CP）、跨導OTA、RT電流產生電路、六級差分環(huán)振振蕩器及分頻器構成。當SYNC引腳檢測為懸空、接地或電源電位時，時鐘選擇電路判定為內部頻率編程模式，振蕩器頻率由RT引腳外接電阻設定的電流決定；當檢測到有效外部時鐘（幅值需大于1.8V高電平、小于0.4V低電平）且頻率高于閾值時，PFD逐周期比較外部時鐘與分頻器輸出相位，CP將誤差轉換為電壓，經OTA調節(jié)振蕩器偏置電流，實現(xiàn)頻率鎖定。

振蕩器每級通過電容充放電產生延遲，整體頻率由偏置電流與電容比值決定，并可通過trimming端口修調。分頻器提供1/12分頻輸出，并支持通過PHMODE引腳配置兩相、三相或四相輸出（相位差分別為π、2π/3、π/2）。

內置偽PLL：功率級頻率跟蹤

內置偽PLL構成頻率鎖定外環(huán)，其參考頻率為振蕩器輸出fCLK，反饋信號取自SW節(jié)點經電平轉換后的開關脈沖。該PLL的獨特之處在于其輸出不直接調節(jié)振蕩器，而是轉換為電流Iclk注入跨導線性環(huán)，進而調節(jié)Ton產生電路的充電電流Ion，由此構成"頻率誤差→電流調整→時間修正→頻率補償"的間接反饋路徑。

跨導線性環(huán)是連接雙PLL的樞紐，由雙極型晶體管Q1-Q4構成電流模式運算單元。Q1集電極電流為外同步PLL電流IPLL與偽PLL調整電流Iclk之和（比例1:2），Q2為VIN比例電流，Q4輸出Ion驅動Ton電容。基于跨導線性原理，環(huán)路滿足電流約束關系：Ion與Iosc、IIN成比例關聯(lián)。

時間超前AOT電路：Ton自適應調節(jié)

Ton產生電路通過電容C的恒流充電過程計時，當電壓達到VON閾值時比較器翻轉。VON由VOUT電壓經TON_VOUT電路鉗位限定，Ion經跨導線性環(huán)調節(jié)后正比于VIN/fSW。在Burst模式下，DCM_add信號控制附加電容并聯(lián)，延長Ton以降低輕載開關頻率。

設計約束 ：Ton的精度取決于Ion的匹配度、比較器延遲及電容絕對值精度。開關頻率穩(wěn)定度需在-40℃至125℃全溫區(qū)、±10%電源電壓波動下驗證。

關鍵模塊電路技術分析

跨導線性環(huán)的工程實現(xiàn)

跨導線性環(huán)基于雙極型晶體管的指數(shù)特性實現(xiàn)電流域運算。Q1-Q4形成發(fā)射結電壓閉環(huán)，順時針與逆時針方向結壓降之和相等，由此導出電流約束關系。該架構優(yōu)越性在于將頻率誤差信號轉換為電流模式處理，避免電壓域傳輸?shù)腞C延遲累積，適合高頻應用。

工程實現(xiàn)中，器件匹配提出嚴苛要求。Q1-Q4的發(fā)射區(qū)面積比、電流鏡復制精度及Early電壓效應均會引入誤差。

高精度基準源設計

電壓基準 ：帶隙基準摒棄傳統(tǒng)高增益運放鉗位，改用三極管Q3-Q4電流密度匹配自偏置，簡化電路并降低功耗。M6管作為隔離級改善中低頻PSRR。啟動電路采用交叉耦合結構，規(guī)避零電流簡并點，無需額外啟動支路。

電流基準 ：運放選用套筒式共源共柵架構，在3.3V電源下實現(xiàn)高增益。該結構輸出IREF為跨導OTA提供偏置。

高速比較器設計權衡

ICOMP比較器 ：四級放大結構，前兩級電阻負載將主極點推向高頻。PTAT偏置電流補償高溫下跨導衰減，但 延遲隨工藝角變化未予量化 ，影響高頻相位裕度。

反流比較器 ：三級結構追求最低延遲，失調電壓與噪聲性能遜于ICOMP。

SW電平轉換電路的接口意義

該電路將高壓域SW信號轉換至3.3V邏輯域，為內置偽PLL提供反饋。

多相并聯(lián)的工程考量

ASP4644支持兩相、三相、四相可配置輸出。理論上，雙PLL架構可確保各相頻率鎖定于fCLK，相位差由分頻器生成，均流精度取決于功率管參數(shù)匹配與PCB對稱性。

應用場景與技術定位

ASP4644目標市場為智能手機、SSD等音頻敏感應用，及通信設備POL轉換器等需多相并聯(lián)場合。其技術價值在于 不依賴數(shù)字補償?shù)募?a href="http://www.brongaenegriffin.com/analog/" target="_blank">模擬頻率同步 ，相比數(shù)字COT方案具備低延遲、可預測EMI頻譜的潛在優(yōu)勢；相比傳統(tǒng)模擬COT，解決了多相同步難題。

技術局限性亦明確：工藝匹配要求高，修調增加測試成本；AOT降頻范圍有限，極輕載效率或不及數(shù)字PFM；外同步時鐘需滿足幅值頻率雙重要求，接口兼容性較弱。

結論：架構創(chuàng)新與工程實現(xiàn)的鴻溝

ASP4644的雙PLL架構在理論層面具備原創(chuàng)性與合理性。通過外PLL鎖定振蕩器、偽PLL跟蹤功率級、跨導線性環(huán)電流域耦合，為多相COT變換器提供了新穎同步路徑。關鍵模塊設計體現(xiàn)BCD工藝工程經驗。

審核編輯 黃宇