當(dāng)前，傳統(tǒng)單片式SoC設(shè)計(jì)在擴(kuò)展性方面面臨諸多瓶頸，AI與HPC行業(yè)正加速向基于芯粒（Chiplet）的設(shè)計(jì)架構(gòu)演進(jìn)，以實(shí)現(xiàn)極致性能。然而，異構(gòu)集成技術(shù)在推動(dòng)半導(dǎo)體產(chǎn)業(yè)創(chuàng)新的同時(shí)，也顯著增加了芯片設(shè)計(jì)復(fù)雜度，這就需要更先進(jìn)的測(cè)試方法及優(yōu)化的自動(dòng)測(cè)試設(shè)備（ATE），以保障信號(hào)完整性、測(cè)試精度與性能表現(xiàn)。

隨著半導(dǎo)體器件復(fù)雜度的提升，器件測(cè)試面臨著愈發(fā)嚴(yán)峻的挑戰(zhàn)。高速測(cè)試需高帶寬測(cè)試數(shù)據(jù)接口支撐已知合格芯片（KGD）的驗(yàn)證，同時(shí)要在合理時(shí)間內(nèi)實(shí)現(xiàn)高測(cè)試覆蓋率與低DPPM（每百萬件缺陷數(shù)）。在將單個(gè)芯粒集成至復(fù)雜的2.5D或3D封裝前，確保其達(dá)到最高測(cè)試覆蓋率至關(guān)重要，這能有效避免芯粒組合封裝后出現(xiàn)良率損失。

異構(gòu)集成使得測(cè)試向量需求大幅增加，但可用于執(zhí)行測(cè)試的通用輸入輸出（GPIO）引腳數(shù)量卻十分有限。GPIO的速度限制了測(cè)試數(shù)據(jù)吞吐量，導(dǎo)致難以高效實(shí)現(xiàn)當(dāng)前設(shè)計(jì)所需的全面測(cè)試覆蓋率。盡管傳統(tǒng)高速I/O協(xié)議（如PCIe、USB）可滿足帶寬需求，卻需承擔(dān)高昂的硬件成本。

復(fù)雜異構(gòu)芯片導(dǎo)致測(cè)試成本攀升

在HPC與AI計(jì)算芯片領(lǐng)域，功能復(fù)雜度的提升使得驗(yàn)證步驟顯著增加。而在I/O引腳受限的情況下，驗(yàn)證時(shí)間往往成為瓶頸，不僅延長(zhǎng)了產(chǎn)品開發(fā)周期，更大幅推高了測(cè)試成本。

尤其在多芯片設(shè)計(jì)中，高帶寬測(cè)試訪問端口的稀缺性問題更為突出。行業(yè)迫切需要一種I/O解決方案：其速度需顯著高于GPIO，且無需額外增加硬件組件或依賴復(fù)雜的初始化/校準(zhǔn)協(xié)議，同時(shí)能在先進(jìn)制造工藝下維持良好的信號(hào)完整性。

新思科技（Synopsys）高速測(cè)試IO解決方案是經(jīng)過專項(xiàng)優(yōu)化的GPIO方案，能夠精準(zhǔn)匹配上述高速測(cè)試需求。該產(chǎn)品組合具備獨(dú)特優(yōu)勢(shì)：?jiǎn)蝹€(gè)I/O可根據(jù)應(yīng)用場(chǎng)景靈活復(fù)用——在可制造性測(cè)試階段作為“測(cè)試端口”，調(diào)試階段用于“高速時(shí)鐘觀測(cè)”，量產(chǎn)階段則配置為“GPIO”。這種多功能集成特性，使其成為業(yè)界唯一能全面覆蓋制造測(cè)試全流程需求的解決方案。

高速測(cè)試IO的優(yōu)勢(shì)：

簡(jiǎn)化測(cè)試，提升可靠性

新思科技高速測(cè)試IO解決方案的數(shù)據(jù)速率遠(yuǎn)超傳統(tǒng)測(cè)試I/O，既能匹配主流測(cè)試設(shè)備的技術(shù)規(guī)格，又能支持高速可靠性測(cè)試，且無需遵循特定協(xié)議規(guī)范。其核心優(yōu)勢(shì)在于流程簡(jiǎn)化——無需執(zhí)行初始化、校準(zhǔn)或訓(xùn)練序列等復(fù)雜步驟，最大工作速率經(jīng)過精密仿真與驗(yàn)證，在確保系統(tǒng)穩(wěn)定性的同時(shí)，從根本上消除了信號(hào)完整性顧慮。

此外，該解決方案針對(duì)HPC應(yīng)用的功耗效率需求進(jìn)行了專項(xiàng)優(yōu)化，在GPIO模式及非測(cè)試場(chǎng)景下可實(shí)現(xiàn)顯著的節(jié)能效果。單端I/O設(shè)計(jì)更提供了面積優(yōu)化的低成本實(shí)現(xiàn)路徑。在部署靈活性方面，該解決方案同樣表現(xiàn)出色：其可擴(kuò)展性設(shè)計(jì)既不限制I/O數(shù)量，也不約束物理布局位置——支持左側(cè)、右側(cè)或環(huán)繞芯片布局，這種靈活的布局方式可使I/O貼近被測(cè)電路部署，大幅提升驗(yàn)證效率與使用便捷性。

圖1：新思科技高速測(cè)試IO的測(cè)試與實(shí)現(xiàn)

多模式設(shè)計(jì)：兼顧性能提升與功耗優(yōu)化

當(dāng)芯片設(shè)計(jì)轉(zhuǎn)向Chiplet架構(gòu)時(shí)，許多傳統(tǒng)高速接口在單顆Chiplet上已無法復(fù)用。芯粒間通信依賴裸片間接口（如HBM、UCIe），這類接口占據(jù)了大部分可用連接端口，導(dǎo)致可用于外部測(cè)試訪問的接口數(shù)量進(jìn)一步受限。

鑒于封裝引腳的寶貴性，新思科技高速測(cè)試IO支持在現(xiàn)場(chǎng)運(yùn)行時(shí)，將同一高速測(cè)試引腳復(fù)用為低功耗GPIO。該方案具備高度靈活性，可適配內(nèi)建自測(cè)（BIST）、掃描測(cè)試等多種測(cè)試場(chǎng)景，確保實(shí)現(xiàn)最大測(cè)試覆蓋率。此外，該設(shè)計(jì)僅需單個(gè)單端焊盤（PAD）即可完成信號(hào)傳輸與測(cè)試，簡(jiǎn)化了PCB布局設(shè)計(jì)，有效減少焊盤占用數(shù)量并提升資源利用率。

這一架構(gòu)在SoC驗(yàn)證階段同步實(shí)現(xiàn)了測(cè)試效率、可觀測(cè)性與可維護(hù)性的提升，具體體現(xiàn)在以下三大場(chǎng)景：

• 測(cè)試場(chǎng)景：高速測(cè)試IO在制造階段作為測(cè)試端口，可在ATE設(shè)備與SoC之間實(shí)現(xiàn)高達(dá)3Gbps的數(shù)據(jù)傳輸，同時(shí)支持裸片（晶圓級(jí)）測(cè)試和封裝級(jí)測(cè)試。
• 觀測(cè)場(chǎng)景：該I/O可復(fù)用為參考驗(yàn)證平臺(tái)（RVP）板上的高速時(shí)鐘觀測(cè)端口，用于精準(zhǔn)監(jiān)測(cè)時(shí)鐘信號(hào)（CLK）。
• 低功耗場(chǎng)景：在量產(chǎn)階段，同一端口可配置為GPIO，常規(guī)工作頻率最高可達(dá)200MHz，且支持低功耗模式。

結(jié)論

隨著SoC復(fù)雜度的持續(xù)提升，確保芯片功能完整性與高良率的測(cè)試挑戰(zhàn)日益凸顯。新思科技高速測(cè)試IO作為一款創(chuàng)新IP解決方案，通過高效利用有限的封裝引腳，成功破解了復(fù)雜半導(dǎo)體器件的高速測(cè)試難題——既能支持高速測(cè)試需求，又能在量產(chǎn)模式下實(shí)現(xiàn)低功耗GPIO功能。這一獨(dú)特方案不僅顯著縮短測(cè)試時(shí)間、提升先進(jìn)ATE設(shè)備的測(cè)試吞吐量，更規(guī)避了復(fù)雜接口協(xié)議的引入，完美平衡了高速性能與應(yīng)用成本。目前，新思科技I/O團(tuán)隊(duì)正致力于在全球領(lǐng)先的晶圓代工廠的先進(jìn)工藝節(jié)點(diǎn)中提供該高速測(cè)試IO IP的全面支持。如需了解更多信息，可訪問新思科技高速測(cè)試IO產(chǎn)品頁面或下載技術(shù)手冊(cè)。