Vivado Design Suite 2016.1 現(xiàn)提供 SmartConnect 技術支持，能解決高性能數(shù)百萬系統(tǒng)邏輯單元設計中的系統(tǒng)互聯(lián)瓶頸問題。

All Programmable技術和器件的全球領先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布推出 Vivado Design Suite2016.1 的 HLx 版本。該全新套件新增了SmartConnect技術支持，能為 UltraScale 和 UltraScale+ 產品組合帶來前所未有的高性能。Vivado Design Suite2016.1 版本包含 SmartConnect 技術擴展，可解決高性能數(shù)百萬系統(tǒng)邏輯單元設計中的系統(tǒng)互聯(lián)瓶頸，從而讓 UltraScale 和 UltraScale+ 器件組合在實現(xiàn)高利用率的同時,還能將性能進一步提升20%-30%。

賽靈思 UltraScale+ 產品組合是業(yè)界唯一的一款基于 FinFET 的可編程技術。其包括 Zynq、Kintex和 VirtexUltraScale+ 器件，相對于 28nm 產品而言,性能功耗比提升 2-5 倍，能支持 5G 無線、軟件定義網絡和下一代高級駕駛員輔助系統(tǒng)等市場領先應用。

賽靈思 SmartConnect 技術包括系統(tǒng)互聯(lián) IP 以及 UltraScale+ 芯片技術創(chuàng)新所帶來的最新優(yōu)化：

AXI SmartConnect IP：賽靈思的新型系統(tǒng)連接生成器將外設與用戶設計整合在一起。SmartConnect 創(chuàng)建的定制互聯(lián)功能能最好地滿足用戶的系統(tǒng)性能要求，從而能以更少的占用面積和功耗實現(xiàn)更高的系統(tǒng)吞吐量?，F(xiàn)在,用戶可通過 Vivado Design Suite2016.1 版本中的 Vivado IP Integrator 搶先體驗。

借用時間和有用的歪斜優(yōu)化：這些優(yōu)化技術得到新型 UltraScale+ 精細時鐘延遲插入功能的支持。這些全自動化功能通過將時序裕量從設計的高速路徑轉移到關鍵路徑上，能夠緩解大的線路延遲，并讓設計運行在更高時鐘頻率上。

流水線分析與重定時：這些方法通過在設計中增加額外的流水線級，并運用自動寄存器重定時優(yōu)化技術，讓設計人員能夠進一步提高性能。

供貨情況

Vivado Design Suite HLx 版本和嵌入式軟件開發(fā)工具 2016.1 版本現(xiàn)已開始供貨，歡迎下載。如需了解有關賽靈思軟件開發(fā)環(huán)境的更多信息，敬請訪問賽靈思軟件開發(fā)人員專區(qū)。

16nm UltraScale+ 系列FPGA、3D IC 和 MPSoC 憑借新型存儲器、3D-on-3D和多處理 SoC（MPSoC）技術，繼續(xù)保持著“領先一代”的價值優(yōu)勢。為實現(xiàn)前所未有的高的性能和集成度，UltraScale+ 系列還采用了全新的 SmartConnect 互聯(lián)優(yōu)化技術。通過系統(tǒng)級的優(yōu)化，UltraScale+ 系列提供的價值遠遠超過了傳統(tǒng)工藝節(jié)點移植所帶來的價值，系統(tǒng)級性能功耗比相比 28nm 器件提升了 2-5倍，還實現(xiàn)了遙遙領先的系統(tǒng)集成度和智能化，以及最高級別的保密性與安全性。