SerDes已經(jīng)成為需要快速數(shù)據(jù)移動(dòng)和有限I/O的芯片的主要解決方案，但隨著速度不斷提高以抵消數(shù)據(jù)的大量增加，這項(xiàng)技術(shù)變得越來(lái)越具有挑戰(zhàn)性。

串行器/解串器用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，使設(shè)計(jì)人員無(wú)需增加引腳數(shù)即可加速數(shù)據(jù)通信。但隨著數(shù)據(jù)量的增加，以及隨著越來(lái)越多的設(shè)備連接到Internet并最終連接到云，越來(lái)越需要更快地移動(dòng)更多數(shù)據(jù)。這反過(guò)來(lái)又使SerDes設(shè)計(jì)變得越來(lái)越復(fù)雜。

對(duì)高速SerDes的大部分需求來(lái)自大型數(shù)據(jù)中心，目前最先進(jìn)的吞吐量為100 Gbps。最近開(kāi)始想400Gbps進(jìn)發(fā)。甚至人們已經(jīng)開(kāi)始探路800 Gbps的支持。

因此，IEEE和光互聯(lián)網(wǎng)論壇的標(biāo)準(zhǔn)在單個(gè)通道上定義越來(lái)越高的數(shù)據(jù)速率，這允許將數(shù)據(jù)聚合到更大的系統(tǒng)。然后，為了將SerDes技術(shù)提升到更高的性能水平，其中一項(xiàng)重大進(jìn)步是采用了高于28Gbps的PAM4信令。

Rambus業(yè)務(wù)運(yùn)營(yíng)高級(jí)主管Sunil Bhardwaj說(shuō)：“隨著串行數(shù)據(jù)速率達(dá)到每通道100多Gbps，帶寬增加引起的信號(hào)損傷促使采用PAM4或4級(jí)脈沖幅度調(diào)制。” “與NRZ（不歸零）相比，PAM4通過(guò)在每個(gè)符號(hào)中傳輸兩位來(lái)將給定數(shù)據(jù)速率的帶寬減半。這允許在通道中加倍比特率而不會(huì)使所需帶寬加倍。例如，使用PAM4信令，56-Gbps比特率以28 GBauds傳輸，并具有14 GHz的奈奎斯特頻率。利用NRZ信令，56 Gbps比特率以56 GBauds傳輸，奈奎斯特頻率為28 GHz。

但有一個(gè)權(quán)衡?！岸鄠€(gè)符號(hào)級(jí)別使PAM4對(duì)振幅噪聲比NRZ更敏感，”他解釋說(shuō)?！芭cNRZ相比，PAM4引入了9.6dB的損耗，工作在相同的奈奎斯特頻率。然而，在這些高頻率下，以NRZ奈奎斯特頻率的一半運(yùn)行的能力使PAM4成為低損耗替代方案。與NRZ一樣，PAM4信號(hào)受抖動(dòng)，信道損耗和符號(hào)間干擾的影響。此外，三個(gè)眼圖的測(cè)量因新的接收器行為而變得更加復(fù)雜，例如三個(gè)限幅器閾值，單個(gè)限幅器時(shí)序偏移，均衡以及時(shí)鐘和數(shù)據(jù)恢復(fù)。不出所料，PAM4信號(hào)分析從為分析NRZ的抖動(dòng)和噪聲而開(kāi)發(fā)的技術(shù)中借鑒了很多。此外，許多NRZ技術(shù)適用于PAM4。

另一個(gè)復(fù)雜因素是高速設(shè)計(jì)越來(lái)越容易受到電磁串?dāng)_問(wèn)題的影響，ANSYS半導(dǎo)體業(yè)務(wù)部產(chǎn)品營(yíng)銷經(jīng)理Annapoorna Krishnaswamy指出。

電磁交叉耦合問(wèn)題變得越來(lái)越重要的一些關(guān)鍵因素包括：

頻率升級(jí)，片上信號(hào)頻率超過(guò)2 GHz，遠(yuǎn)高于6 GHz范圍，進(jìn)入5G應(yīng)用的毫米波頻段。

快速提高數(shù)據(jù)速率和使用高速接口來(lái)支持多個(gè)通道彼此接近的數(shù)據(jù)傳輸，這增加了串?dāng)_問(wèn)題的風(fēng)險(xiǎn)。

更高的集成度和布局密度（SoC）。通過(guò)將高性能數(shù)字內(nèi)核與敏感的模擬和RF構(gòu)建模塊集成。

封裝小型化，大量使用再分配層（RDL）。

2.5D / 3D封裝技術(shù)。

隨著時(shí)鐘速度的提高，先進(jìn)的封裝類型以及減小面積的壓力，設(shè)計(jì)和驗(yàn)證高速IC設(shè)計(jì)的傳統(tǒng)方法已不再足夠。

設(shè)計(jì)的所有方面 - 高速信號(hào)/時(shí)鐘線，詳細(xì)的電源和接地布線，無(wú)源器件，甚至封裝層都需要進(jìn)行詳細(xì)建模和驗(yàn)證。需要對(duì)片內(nèi)寄生效應(yīng)進(jìn)行精確建模，包括自感和互感（RLCk），以完全捕獲從DC到毫米波頻率的電氣行為（適用于5G應(yīng)用）。這對(duì)于分析由于通過(guò)電源/接地，基板或封裝層的耦合而影響多個(gè)鄰近區(qū)域的一個(gè)信號(hào)的不需要的電磁干擾是至關(guān)重要的?！?/p>

這就是為什么準(zhǔn)確捕獲電磁（EM）現(xiàn)象（包括電流分布，皮膚和鄰近效應(yīng)）對(duì)于降低EM串?dāng)_引起的性能降低和高速和低功耗片上系統(tǒng)故障的風(fēng)險(xiǎn)至關(guān)重要的原因。EM感知設(shè)計(jì)流程有助于減少過(guò)度設(shè)計(jì)，面積和成本，同時(shí)確保設(shè)計(jì)的卓越性能，質(zhì)量和可靠性。

圖1：典型的高速I/O架構(gòu)

設(shè)計(jì)挑戰(zhàn)

Adesto的工程師Martin Hujer表示，對(duì)于高速SerDes，挑戰(zhàn)通常圍繞功耗，時(shí)鐘分配（模擬時(shí)鐘樹(shù)），所用封裝類型以及寄生效應(yīng)。“然后，PCB上有布線，支持測(cè)試模式和測(cè)試模式，以及快速數(shù)字邏輯。此外，還需要一種符合更高級(jí)別串行協(xié)議的數(shù)字控制器。在集成到定制芯片中時(shí)，必須考慮所有這些挑戰(zhàn)。根據(jù)應(yīng)用和客戶要求，可能存在替代解決方案的潛力，您可以在一個(gè)或多個(gè)高速串行通道和速度較慢但仍然很快的并行總線之間進(jìn)行權(quán)衡?！?/p>