VIO在chipscope上的使用
一般情況下ILA和VIO都是用在chipscope上使用，VIO可以作為在chipscope時(shí)模擬I....
數(shù)字信號(hào)數(shù)據(jù)截位誤差抑制方法
FPGA數(shù)據(jù)在進(jìn)行乘加過(guò)程中會(huì)面臨這數(shù)據(jù)位寬變大的問(wèn)題，然而硬件資源是有限的，需要對(duì)數(shù)據(jù)最終位寬進(jìn)行....
CAN通信物理層和協(xié)議層簡(jiǎn)介
CAN與串口類似，都是異步通信，利用兩根差分線來(lái)進(jìn)行信號(hào)的傳輸。
基于FPGA的以太網(wǎng)協(xié)議
是千兆網(wǎng)的MII接口，這個(gè)也有相應(yīng)的RGMII接口，表示簡(jiǎn)化了的GMII接口；GMII是8bit并行....
如何對(duì)xilinx FPGA進(jìn)行bit文件加密
AES即高級(jí)加密標(biāo)準(zhǔn)，是一種區(qū)塊加密，當(dāng)然也是對(duì)稱加密。區(qū)塊固定為128bit，秘鑰為128，192....
在FPGA設(shè)計(jì)中可以用LUT組建分布式的RAM
舉一個(gè)簡(jiǎn)單的例子，如果要實(shí)現(xiàn)一個(gè)6*1的mux可以用一個(gè)6輸入的LUT或者是2個(gè)4輸入的LUT來(lái)實(shí)現(xiàn)....
ASIC/FPGA設(shè)計(jì)中的CDC問(wèn)題分析
CDC(不同時(shí)鐘之間傳數(shù)據(jù))問(wèn)題是ASIC/FPGA設(shè)計(jì)中最頭疼的問(wèn)題。CDC本身又分為同步時(shí)鐘域和....
一文詳細(xì)了解流水線設(shè)計(jì)
流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個(gè)部分（分級(jí)）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。目的是....
FPGA學(xué)習(xí)-基于FIFO的行緩存結(jié)構(gòu)
在FPGA中對(duì)圖像的一行數(shù)據(jù)進(jìn)行緩存時(shí)，可以采用FIFO這一結(jié)構(gòu)，如上圖所示，新一行圖像數(shù)據(jù)流入到F....
SDRAM控制器詳解
上圖中，把SDRAM用到的所有指令都羅列出來(lái)了，其實(shí)我們?cè)谶\(yùn)用SDRAM的時(shí)候，只用到其中部分指令。....
雙向端口應(yīng)用實(shí)例
由于FPGA需要與外部存儲(chǔ)器或CPU進(jìn)行頻繁的數(shù)據(jù)交換，以及引腳資源有限，使用雙向端口設(shè)計(jì)可以成倍的....
在FPGA開(kāi)發(fā)中盡量避免全局復(fù)位的使用？
在這些情況下，復(fù)位信號(hào)的變化與FGPA芯片內(nèi)部信號(hào)相比看起來(lái)是及其緩慢的，例如，復(fù)位按鈕產(chǎn)生的復(fù)位信....
毛刺的產(chǎn)生原因：冒險(xiǎn)和競(jìng)爭(zhēng)
冒險(xiǎn)按照產(chǎn)生方式分為靜態(tài)冒險(xiǎn) & 動(dòng)態(tài)冒險(xiǎn)兩大類。靜態(tài)冒險(xiǎn)指輸入有變化，而輸出不應(yīng)該變化時(shí)產(chǎn)生的窄脈....
卷積碼編碼及譯碼算法的基本原理
卷積碼是一種信道糾錯(cuò)編碼，在通信中具有廣泛的應(yīng)用。在發(fā)送端根據(jù)生成多項(xiàng)式進(jìn)行卷積碼編碼，在接收端根據(jù)....
無(wú)流水的FIR濾波器設(shè)計(jì)
這里先用通俗易懂的語(yǔ)言描述一下流水線設(shè)計(jì)思想。假設(shè)小A要從成都到哈爾濱旅游，如果直接坐火車(chē)過(guò)去恐怕要....
FSK調(diào)制技術(shù)的MATLAB與FPGA設(shè)計(jì)
第三幅圖為連續(xù)相位FSK調(diào)制，也稱作CPFSK，可視作振蕩頻率隨基帶信號(hào)線性變化;第四幅圖為非連續(xù)相....
FPGA可重構(gòu)技術(shù)——FPGA芯片
FPGA芯片本身就具有可以反復(fù)擦寫(xiě)的特性，允許FPGA開(kāi)發(fā)者編寫(xiě)不同的代碼進(jìn)行重復(fù)編程，而FPGA可....
一文詳解xilinx CLB基本邏輯單元
CLB是xilinx基本邏輯單元，每個(gè)CLB包含兩個(gè)slices，每個(gè)slices由4個(gè)(A,B,C....
FIR濾波器的MATLAB與FPGA設(shè)計(jì)
數(shù)字濾波器從實(shí)現(xiàn)結(jié)構(gòu)上劃分，有FIR和IIR兩種。FIR的特點(diǎn)是：線性相位、消耗資源多；IIR的特點(diǎn)....
數(shù)字混頻原理及程序設(shè)計(jì)
混頻就是把兩個(gè)不同的頻率信號(hào)混合，得到第三個(gè)頻率。在模擬電路中經(jīng)常見(jiàn)到的就是把接收機(jī)接收到的高頻信號(hào)....
FPGA的執(zhí)行方式
FPGA采用了邏輯單元陣列LCA，內(nèi)部包括可配置邏輯模塊CLB、輸出輸入模塊IOB和內(nèi)部連線三個(gè)部分....
DDS的工作原理及基于FPGA的實(shí)現(xiàn)方法
一個(gè)按一定速度沿x軸行進(jìn)，同時(shí)半徑按一定頻率在圓周上滑動(dòng)的圓，最后留下的痕跡就是一個(gè)正余弦波。
使用VIvado封裝自定IP并使用IP創(chuàng)建工程
在FPGA實(shí)際的開(kāi)發(fā)中，官方提供的IP并不是適用于所有的情況，需要根據(jù)實(shí)際修改，或者是在自己設(shè)計(jì)的I....
如何使用FPGA驅(qū)動(dòng)并行ADC和并行DAC芯片
ADC和DAC是FPGA與外部信號(hào)的接口，從數(shù)據(jù)接口類型的角度劃分，有低速的串行接口和高速的并行接口....
詳解Vivado時(shí)鐘的基礎(chǔ)知識(shí)
數(shù)字設(shè)計(jì)中，“時(shí)鐘”表示在寄存器間可靠地傳輸數(shù)據(jù)所需的參考時(shí)間。Vivado的時(shí)序引擎通過(guò)時(shí)鐘特征來(lái)....
通信方式/通信接口/通信總線/通信協(xié)議介紹
通信方式是指通信雙方之間的工作方式或信號(hào)傳輸方式。
串口通信校驗(yàn)方式：奇偶校驗(yàn)、累加和校驗(yàn)
利用串口傳輸數(shù)據(jù)時(shí)，近距離傳輸還好，遠(yuǎn)距離傳輸由于線路長(zhǎng)度影響，可能會(huì)使信號(hào)在傳輸過(guò)程中出現(xiàn)不可預(yù)知....
FPGA中并行計(jì)算的流水線計(jì)算和交替計(jì)算
用過(guò)FPGA的人應(yīng)該都知道，在FPGA中，邏輯是并行地運(yùn)行的，各個(gè)狀態(tài)機(jī)同時(shí)都在工作，狀態(tài)機(jī)之間可能....
濾波器的功能和分類
濾波器是一種選頻裝置，可以使信號(hào)中特定的頻率成分通過(guò)，而極大地衰減其它頻率成分。在測(cè)試裝置中，利用濾....
基于FPGA方案的寬帶跳頻技術(shù)
HANHGK遠(yuǎn)距離的MESH跳頻自組網(wǎng)設(shè)備，基于FPGA方案的寬帶跳頻技術(shù)，采用COFDM、分集接收....
工商網(wǎng)監(jiān)