總體描述
ADSP-TS101S TigerSHARC處理器是一款超高性能、靜態(tài)超標(biāo)量處理器，針對大型信號處理任務(wù)和通信基礎(chǔ)設(shè)施進(jìn)行了優(yōu)化。DSP將非常寬的存儲器寬度與雙計算模塊相結(jié)合，支持32/40位浮點和8/16/32/64位定點處理，為數(shù)字信號處理器樹立了新的性能標(biāo)準(zhǔn)。TigerSHARC處理器的靜態(tài)超標(biāo)量體系結(jié)構(gòu)允許處理器每個周期執(zhí)行多達(dá)4條指令，執(zhí)行24次定點(16位)操作或6次浮點操作。
特征
300 MHz，3.3 ns指令周期速率
6M位片內(nèi)SRAM存儲器
19毫米× 19毫米(484球)或27毫米× 27毫米
(625球)PBGA封裝
雙計算模塊—每個模塊包含一個ALU、一個
乘法器、移位器和寄存器堆
雙整數(shù)alu，提供數(shù)據(jù)尋址和指針
操縱
集成I/O包括14通道DMA控制器，外部
端口，4個鏈接端口，SDRAM控制器，可編程標(biāo)志
用于系統(tǒng)集成的引腳、2個定時器和定時器到期引腳
片內(nèi)1149.1 IEEE兼容JTAG測試訪問端口
競爭
用于無縫多處理的片內(nèi)仲裁，最高支持
總線上有8個TigerSHARC處理器
利益
提供高性能靜態(tài)超標(biāo)量DSP
運(yùn)營，針對電信基礎(chǔ)設(shè)施進(jìn)行優(yōu)化
和其他大型、高要求的多處理器DSP
應(yīng)用程序
在DSP算法和I/O方面表現(xiàn)出色
基準(zhǔn)(參見表1和表2中的基準(zhǔn))
支持內(nèi)部之間的低開銷DMA傳輸
存儲器、外部存儲器、存儲器映射外圍設(shè)備，
鏈接端口、其他DSP(多處理器)和主機(jī)
處理器
通過極其靈活的
指令集和高級語言友好的DSP架構(gòu)
支持可擴(kuò)展的多處理系統(tǒng)
通信開銷
