可編程邏輯
提供權(quán)威的PLD及可編程邏輯器件設(shè)計(jì)應(yīng)用、Altera公司、Xilinx公司資訊和解決方案，包括HDL語言與源代碼、FPGA開發(fā)板、EDA工具、FPGA、FPGA軟件等領(lǐng)域。
ED6H系列FPGA口袋實(shí)驗(yàn)室
01.產(chǎn)品概述ED6H系列FPGA口袋實(shí)驗(yàn)室是中科億海微自主研發(fā)的基于“FPGA在線教學(xué)平臺(tái)”的教學(xué)實(shí)踐工具，專為高校電子相關(guān)專業(yè)師生打造，旨在為高校師生創(chuàng)造更具創(chuàng)新性與高效性的教學(xué)場(chǎng)景。具...
易靈思FPGA產(chǎn)品的主要特點(diǎn)
近年來，全球半導(dǎo)體供應(yīng)鏈屢受挑戰(zhàn)，芯片短缺問題一度對(duì)行業(yè)產(chǎn)生深遠(yuǎn)影響。易靈思通過優(yōu)化供應(yīng)鏈管理、強(qiáng)化產(chǎn)能規(guī)劃，確?？蛻舻腇PGA需求得到及時(shí)滿足。面向工業(yè)控制、機(jī)器視覺、醫(yī)療...
programmer燒寫用戶數(shù)據(jù)到flash-v1
今天有客戶提出怎樣把用戶數(shù)據(jù)寫入到flash的操作，本來以為寫的programmer都不支持了，但是經(jīng)過多次驗(yàn)證發(fā)現(xiàn)還是可以的，可能之前的驗(yàn)證哪里有點(diǎn)問題吧。 一、通過SPI Active或者SPI Active usin...
2024-11-28 標(biāo)簽：FPGAFlaShprogrammer 2059
AMD推出了Versal Premium Series Gen 2，這是業(yè)界第一個(gè)支持CXL 3.1和PCIe Gen6的FPGA平臺(tái)。
AMD推出了Versal Premium Series Gen 2，這是業(yè)界第一個(gè)支持CXL 3.1和PCIe Gen6的FPGA平臺(tái)。 ? AMD為數(shù)據(jù)中心、航空航天、通信和T M市場(chǎng)設(shè)計(jì)了Versal Premium系列Gen 2。 隨著人工智能和數(shù)據(jù)分析的加強(qiáng)，這些技...
多平臺(tái)FPGA工程快速移植與構(gòu)建
作為一名FPGA工程師，經(jīng)常需要在多個(gè)FPGA設(shè)備之間移植項(xiàng)目，核心的問題是IP的管理和移植，今天通過安裝和使用 FuseSoC 在多個(gè) AMD FPGA 之間移植一個(gè)簡(jiǎn)單的項(xiàng)目。從 AMD Spartan 7 更改為 AMD Artix 7...
Microchip PolarFire? FPGA以太網(wǎng)傳感器橋與NVIDIA Holoscan傳感器處理平臺(tái)兼容的人工智
Microchip Technology推出了PolarFire? FPGA以太網(wǎng)傳感器橋，以幫助開發(fā)人員創(chuàng)建與NVIDIA Holoscan傳感器處理平臺(tái)兼容的人工智能（AI）驅(qū)動(dòng)的傳感器處理系統(tǒng)。 PolarFire FPGA使得多種協(xié)議能夠協(xié)同工作?；?..
2024-11-19 標(biāo)簽：傳感器FPGAmicrochipNVIDIAFPGAmicrochipNVIDIA以太網(wǎng)傳感器 1650
方案尺寸縮小94%，數(shù)分鐘完成原型設(shè)計(jì)，TI全新PLD讓功能開發(fā)如此簡(jiǎn)單
電子發(fā)燒友網(wǎng)報(bào)道（文/吳子鵬）可編程邏輯器件（PLD，programmable logic device）是一種靈活性很高的器件，內(nèi)部集成有可編程的邏輯門、時(shí)鐘資源和互連結(jié)構(gòu)，具有開發(fā)周期短、靈活性高、集成度...
FPGA無芯片怎么進(jìn)行HDMI信號(hào)輸入
FPGA 在無外部PHY芯片情況下輸出HDMI，目前是比較成熟的方案（外部電路需要轉(zhuǎn)換成TMDS電平）。在無PHY芯片情況下怎么進(jìn)行HDMI信號(hào)輸入呢？...
2024-10-24 標(biāo)簽：FPGAHDMIXilinxFPGAHDMIHDMI信號(hào)Xilinx 2926
易靈思Efinity入門使用-v8
Step1:點(diǎn)擊設(shè)置 Step2:在Top level project path中輸入路徑 Step3:點(diǎn)擊File -> Open Project，路徑會(huì)指向step2中設(shè)置的路徑...
德州儀器 (TI) 全新可編程邏輯產(chǎn)品系列助力工程師在數(shù)分鐘內(nèi)完成從概念到原型
全新可編程邏輯器件和無代碼設(shè)計(jì)工具可降低工程設(shè)計(jì)復(fù)雜性和成本、減少布板空間并縮短時(shí)間。 ? ? 德州儀器全新可編程邏輯產(chǎn)品系列允許工程師在單個(gè)芯片上集成多達(dá) 40 個(gè)邏輯及模擬功能...
2024-10-22 標(biāo)簽： 1509
基于PolarFire MPFS095T片上系統(tǒng)（SoC）FPGA
? 技術(shù)日新月異，我們每天都走在創(chuàng)新的路上，獲取前沿的領(lǐng)域知識(shí)，并轉(zhuǎn)化為自己的成果，創(chuàng)造出更適合用戶的產(chǎn)品。 在這一路上，貿(mào)澤電子始終會(huì)伴你左右，并隨時(shí)提供新的采購情報(bào)，希...
2024-10-17 標(biāo)簽：FPGA 1381
FPGA軟件Efinity入門使用-v7
? 一、 軟件預(yù)設(shè)置 二、新建工程 三、添加源文件 四、添加管腳約束 五、添加GPIO 六、 PLL設(shè)置 七、IPM添加IP 八、 添加debug 九、下載 十、仿真 十一、查看軟件版本?? 一、軟件預(yù)設(shè)置。 ? 選項(xiàng)...
2024-10-21 標(biāo)簽：FPGA 2646
易靈思下載器驅(qū)動(dòng)安裝-v2
該下載器把SPI與JTAG管腳進(jìn)行了分開處理。鑒于JTAG使用較多，SPI使用較少，所以把JTAG放在插座上側(cè)。...
瑞蘇盈科FPGA解決方案助力您在汽車智能領(lǐng)域的產(chǎn)業(yè)發(fā)展
中國智能網(wǎng)聯(lián)汽車呈現(xiàn)強(qiáng)勁發(fā)展勢(shì)頭，組合輔助駕駛系統(tǒng)的乘用車新車搭載率提高到20%左右，其中新能源汽車新車搭載率超過30%；車載基礎(chǔ)計(jì)算平臺(tái)實(shí)現(xiàn)裝車應(yīng)用，人工智能算力達(dá)到國際先進(jìn)水...
新思科技發(fā)布全球領(lǐng)先的40G UCIe IP，助力多芯片系統(tǒng)設(shè)計(jì)全面提速
新思科技40G UCIe IP 全面解決方案為高性能人工智能數(shù)據(jù)中心芯片中的芯片到芯片連接提供全球領(lǐng)先的帶寬 摘要： 業(yè)界首個(gè)完整的 40G UCIe IP 全面解決方案，包括控制器、物理層和驗(yàn)證 IP，可實(shí)現(xiàn)...
2024-09-10 標(biāo)簽：新思科技 738
萊迪思分析不斷變化的網(wǎng)絡(luò)安全形勢(shì)下FPGA何去何從
萊迪思安全專家與Secure-IC的合作伙伴一起討論了不斷變化的網(wǎng)絡(luò)安全環(huán)境以及現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)在構(gòu)建網(wǎng)絡(luò)彈性中的作用。...
2024-08-30 標(biāo)簽：FPGA網(wǎng)絡(luò)安全LatticeFPGALattice網(wǎng)絡(luò)安全萊迪思 1506
ALINX FPGA+GPU異架構(gòu)視頻圖像處理開發(fā)平臺(tái)介紹
Alinx 最新發(fā)布的新品 Z19-M 是一款創(chuàng)新的 FPGA+GPU 異構(gòu)架構(gòu)視頻圖像處理開發(fā)平臺(tái)，它結(jié)合了 AMD Zynq UltraScale+ MPSoC（FPGA）與 NVIDIA Jetson Orin NX（GPU）的強(qiáng)大功能，能夠應(yīng)用于對(duì)圖像精準(zhǔn)度和實(shí)時(shí)性...
2024-08-29 標(biāo)簽：FPGA機(jī)器人gpuFPGAgpu工業(yè)檢測(cè)機(jī)器人 2740
瑞蘇盈科打造基于工業(yè)標(biāo)準(zhǔn)SOM的人工智能
FPGA技術(shù)能夠以低功耗和低延遲實(shí)現(xiàn)復(fù)雜的神經(jīng)網(wǎng)絡(luò)，同時(shí)還能連接大量外設(shè)并提供對(duì)工業(yè)應(yīng)用非常重要的高穩(wěn)定性，因此正在成為嵌入式人工智能應(yīng)用領(lǐng)域的主要參與者?？蛻籼魬?zhàn)在這種情況...
LVDS的GCLK接收方案
在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產(chǎn)生兩個(gè)時(shí)鐘，一個(gè)是fast_clk，一個(gè)是slow_clk,分別用于處理串行數(shù)據(jù)和并行數(shù)據(jù)。 但是如果LVDS的速率比較低時(shí)，另外想通過去掉PLL來節(jié)省功...
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