如果你發(fā)現(xiàn)，以前低速時代積累的設(shè)計經(jīng)驗現(xiàn)在似乎都不靈了，同樣的設(shè)計，以前沒問題，可是現(xiàn)在卻無法工作，那么恭喜你，你碰到了硬件設(shè)計中最核心的問題： 信號完整性 。早一天遇到，對你來說是好事。在過去的低速時代，電平跳變時信號上升時間較長，通常幾個 ns。器件間的互連線不至于影響電路的功能，沒必要關(guān)心信號完整性問題。 但在今天的高速時代， 隨著 IC 輸出開關(guān)速度的提高， 很多都在皮秒級，不管信號周期如何， 幾乎所有設(shè)計都遇到了信號完整性問題。 另外，對低功耗追求使得內(nèi)核電壓越來越低， 1.2v 內(nèi)核電壓已經(jīng)很常見了。因此系統(tǒng)能容忍的噪聲余量越來越小，這也使得信號完整性問題更加突出。廣義上講， 信號完整性 是指在電路設(shè)計中互連線引起的所有問題，它主要研究互連線的電氣特性參數(shù)與數(shù)字信號的電壓電流波形相互作用后，如何影響到產(chǎn)品性能的問題。主要表現(xiàn)在對時序的影響、信號振鈴、信號反射、近端串?dāng)_、遠端串?dāng)_、開關(guān)噪聲、非單調(diào)性、地彈、電源反彈、衰減、容性負載、電磁輻射、電磁干擾等。信號完整性 問題的根源在于信號上升時間的減小。即使布線拓撲結(jié)構(gòu)沒有變化，如果采用了信號上升時間很小的 IC 芯片，現(xiàn)有設(shè)計也將處于臨界狀態(tài)或者停止工作。下面談?wù)剮追N常見的信號完整性問題。反射 ：圖 1 顯示了信號反射引起的波形畸變?？雌饋砭拖裾疋?，拿出你制作的電路板，測一測各種信號，比如時鐘輸出或是高速數(shù)據(jù)線輸出，看看是不是存在這種波形。如果有，那么你該對信號完整性問題有個感性的認識了，對，這就是一種信號完整性問題。