FPGA開(kāi)發(fā)基本流程包括：設(shè)計(jì)輸入、設(shè)計(jì)仿真、設(shè)計(jì)綜合、布局布線，它們的連接關(guān)系如圖1 所示。
圖1 FPGA 開(kāi)發(fā)流程圖
設(shè)計(jì)綜合是整個(gè)FPGA 設(shè)計(jì)流程中一個(gè)重要的步驟，它將HDL 代碼生成用于布局布線的網(wǎng)表和相應(yīng)的約束。而且隨著新一代FPGA 芯片頻率和密度的增長(zhǎng)，時(shí)序收斂問(wèn)題越來(lái)越嚴(yán)重，綜合已經(jīng)成為整個(gè)設(shè)計(jì)成敗的關(guān)鍵。通常芯片供應(yīng)商的FPGA 軟件中都包含綜合功能，但它相對(duì)簡(jiǎn)單，不能適應(yīng)新一代FPGA 芯片的發(fā)展，需要更加專業(yè)的綜合工具來(lái)優(yōu)化設(shè)計(jì)，Precision RTL 綜合就是其中之一。