集成電路（integrated circuit）是一種微型電子器件或部件。采用一定的工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上已組成一個整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進(jìn)了一大步。它在電路中用字母“IC”表示。集成電路發(fā)明者為杰克·基爾比（基于鍺（Ge）的集成電路）和羅伯特·諾伊思（基于硅（Si）的集成電路）。當(dāng)今半導(dǎo)體工業(yè)大多數(shù)應(yīng)用的是基于硅的集成電路。

　　是20世紀(jì)50年代后期一60年代發(fā)展起來的一種新型半導(dǎo)體器件。它是經(jīng)過氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的半導(dǎo)體、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個管殼內(nèi)的電子器件。其封裝外殼有圓殼式、扁平式或雙列直插式等多種形式。集成電路技術(shù)包括芯片制造技術(shù)與設(shè)計技術(shù)，主要體現(xiàn)在加工設(shè)備，加工工藝，封裝測試，批量生產(chǎn)及設(shè)計創(chuàng)新的能力上。

　　怎么降低集成電路的功耗

　　功耗：功率的損耗。指設(shè)備，器件等輸入功率和輸出功率的差額。

　　功耗一般分為兩種，來自開關(guān)的動態(tài)功耗（電容充放電），和來自漏電的靜態(tài)功耗。

　　1、使用MOS管門電路，盡量少使用TTL門電路。

　　2、給電路設(shè)置休眠，待機(jī)狀態(tài)，能夠進(jìn)入省電模式。

　　3、將電路設(shè)計最簡化。模塊分布合理，減少布線。

　　4、降低工作頻率。

　　SOC低功耗設(shè)計

　　動態(tài)功耗管理的思想是有選擇的將不被調(diào)用的模塊掛起，從而降低功耗。

　　靜態(tài)功耗管理是檢測的整個系統(tǒng)的工作狀態(tài)，而不是針對某個模塊，如果系統(tǒng)在一段時間內(nèi)一直處于空閑狀態(tài)，則靜態(tài)功耗管理就會把整個芯片掛起，系統(tǒng)進(jìn)入睡眠狀態(tài)，以減少功耗

　　軟件代碼優(yōu)化：

　　使用算法盡量簡單。訪問寄存器比訪問內(nèi)存用的功耗少，合理利用寄存器較少對內(nèi)存的訪問。

　　低功耗設(shè)計的主要方法：

　　1、并行結(jié)構(gòu)，可以降低工作頻率，同時電源電壓可以降低。

　　2、流水結(jié)構(gòu)，插入寄存器降低組合路徑的長度，達(dá)到降低功耗的目的。

　　3、編碼優(yōu)化，采用獨熱碼，格雷碼，降低功耗，較少信號的跳變次數(shù)。

　　4、門控時鐘

　　5、存儲分區(qū)訪問，只有被訪問的存儲器工作，其它存儲器不工作

　　如何最大程度降低未來集成電路的功耗，詳細(xì)操作步驟

　　功耗過高已經(jīng)成為半導(dǎo)體工藝尺寸進(jìn)一步微縮的主要障礙，并且嚴(yán)重威脅到所有電子領(lǐng)域的一切進(jìn)展──從推動移動設(shè)備更加微型化到開發(fā)超級電腦均包含在內(nèi)。

　　雖然根本原因在于永恒不變的物理和化學(xué)原理，但工程師們已經(jīng)開發(fā)出一系列的創(chuàng)新技術(shù)，以用于減輕目前所面臨的問題，并可望對振興未來的芯片產(chǎn)業(yè)有所助益。

　　以下討論五種可用于降低未來IC功耗的技術(shù)。這些技術(shù)目前已經(jīng)在開發(fā)中，可望共同解決未來十年內(nèi)將會面臨的功耗問題。

　　擁抱協(xié)同設(shè)計

　　電子設(shè)計自動化（EDA）工具可讓設(shè)計團(tuán)隊從一開始就進(jìn)行協(xié)同設(shè)計，從而實現(xiàn)最佳化低功耗設(shè)計。事實上，業(yè)界最低功耗的處理器和系統(tǒng)級芯片開發(fā)人員不僅透過最佳化架構(gòu)和材料來實現(xiàn)優(yōu)勢，也采用協(xié)同設(shè)計封裝、電源、射頻電路和軟件來降低功耗，而不至于降低性能或增加成本。

　　“實現(xiàn)低功耗必須采用覆蓋技術(shù)、設(shè)計方法、芯片架構(gòu)和軟件的全面性方法。”德州儀器（TI）公司設(shè)計技術(shù)與EDA部門總監(jiān)David Greenhill表示。

　　TI已經(jīng)使用了許多先進(jìn)技術(shù)為每個子系統(tǒng)進(jìn)行最佳化，從而為低功耗元件提升了新標(biāo)準(zhǔn)，例如打造自有的制程技術(shù)來平衡關(guān)斷模式的漏電流與主動電流性能，或使用電壓與頻率擴(kuò)展技術(shù)來定義各種省電工作模式。

　　“第一步是從性能和功耗的觀點來確認(rèn)產(chǎn)品的目標(biāo)。一旦這些目標(biāo)確定后，就可以開始采用專用的制程技術(shù)，以提供所需的性能，而不至于超出設(shè)備的功耗預(yù)算?！?TI公司28nm平臺經(jīng)理Randy Hollingsworth指出。

　　EDA工具一直是實現(xiàn)這些更低功耗目標(biāo)的關(guān)鍵，但有時需要圍繞設(shè)計回路進(jìn)行一些反覆，因為采用傳統(tǒng)EDA工具進(jìn)行功耗估計只在接近設(shè)計周期結(jié)束時才比較精確。對于未來的IC來說，必須在設(shè)計周期初期便進(jìn)行精確的功耗估算。

　　一些專用工具的供應(yīng)商已經(jīng)拾起了接力棒。例如美國加州Atrenta公司推出一款名為Spyglass Power的工具，它可采用標(biāo)準(zhǔn)的暫存器傳輸級（RTL）描述來執(zhí)行功耗估計、功耗降低與驗證。這些RTL描述在較早的設(shè)計周期就能從每種主要EDA工具獲得。

　　圖1：Atrenta公司的工具可以很早就估計功耗；此處指出設(shè)計周期開始之初的潛在熱點。

　　圖片來源：Atrenta公司

　　“而今，工程師希望能在較早的設(shè)計周期展開功耗估計。”Atrenta公司資深工程總監(jiān)Peter Suaris表示，“你不能再等到設(shè)計臨近結(jié)束時才去估計功耗。你必須在RTL級就針對功耗進(jìn)行協(xié)同設(shè)計，并為設(shè)計進(jìn)行改動，以便能從一開始就實現(xiàn)節(jié)能效果。”

　　Atrenta公司宣稱，其專用的節(jié)能工具能以20%以內(nèi)的精密度估計最終功耗預(yù)算，而功耗降低工具還可使最終設(shè)計功耗減少達(dá)50%。

　　降低工作電壓

　　微縮芯片尺寸通常能夠降低工作電壓，從而實現(xiàn)節(jié)能。例如，三星公司（Samsung）最新的20nm‘綠色存儲器’芯片透過將工作電壓從1.5V降低至1.35V，以節(jié)省67%的功耗。

　　處理器和邏輯電路的工作電壓甚至低于存儲器元年，但工作電壓降低至1V以下時就不可避免地必須進(jìn)一步改善半導(dǎo)體制程。IBM、英特爾（Intel）、三星、TI、臺積電（TSMC）和其他每家半導(dǎo)體制造商均持續(xù)改善制程，以便能在更低電壓下作業(yè)，不過，過去幾個制程世代以來的進(jìn)展速度已開始減緩。

　　其關(guān)鍵在于晶體管導(dǎo)通的閾值電壓在使用不同晶圓時是不一致的，因為在更大尺寸時制程的變化可以忽略。而由于在特定電壓下關(guān)斷狀態(tài)的漏電流在不同閾值時有很大的變化，因此理想芯片實際上要使用根據(jù)其特性定制的供電電壓。

　　英特爾公司聲稱已具有更好的解決方案──這是該公司花費近十年時間進(jìn)行完善的一種方案。英特爾采用了所謂三柵極（tri-gate）的3D FinFET晶體管架構(gòu)，這種架構(gòu)以三維方式在晶體管通道周圍環(huán)繞三個金屬柵極，使晶體管處于這些柵極的電場之下。這種技術(shù)可以抵銷阻止工作電壓低于1V的制程變化。

　　“我們已經(jīng)成功地展示我們的三柵極晶體管結(jié)構(gòu)，可將工作電壓減少到0.7V范圍，而且還能做得更低。”英特爾公司資深工程師Mark Bohr指出，“這些都是具有更陡峭次閾值斜率的完全耗盡型晶體管，可以更小的漏電流更快切斷，同時以更低閾值導(dǎo)通電壓?！?/p>

　　資金雄厚的半導(dǎo)體制造商們專注于模擬英特爾公司的3D架構(gòu)，但一些新創(chuàng)企業(yè)則致力于研發(fā)新型平面制程，針對缺乏時間和資金來完善3D架構(gòu)的半導(dǎo)體制造商重啟電壓調(diào)整進(jìn)程。例如SuVolta公司已經(jīng)發(fā)明出一種用于標(biāo)準(zhǔn)CMOS產(chǎn)品線的超低電壓平面制程。

　　圖2：透過采用未摻雜晶體管通道（位于中間的白色區(qū)域，在淺綠色的輕摻雜閾值區(qū)以及深綠色的重?fù)诫s篩選區(qū)上方），SuVolta公司的平面CMOS制程可望使半導(dǎo)體電壓進(jìn)一步降低。

　　來源：SuVolta公司

　　SuVolta并未使用3D柵極耗盡型晶體管，改而采用一種未摻雜通道（帶摻雜的閾值和保護(hù)帶）以避免摻雜中的變化。深度耗盡型通道制程可在標(biāo)準(zhǔn)的平面CMOS產(chǎn)品線上實現(xiàn)。

　　“透過使用平面深度耗盡型通道制程，我們已成功展示供電電壓可降低到0.6V，未來還能夠降得更低?！盨uVolta公司技術(shù)長Scott Thompson透露。

　　SuVolta還取得了第一個授權(quán)協(xié)議──富士通半導(dǎo)體，該公司將在今年稍晚進(jìn)行量產(chǎn)。有關(guān)該重要授權(quán)交易的進(jìn)一步聲明可望在2012年稍晚發(fā)布。

　　智能調(diào)節(jié)功能

　　一般來說，供電電壓和時脈速度越低，功耗就越低。然而性能也受到影響。因此，最新的微控制器和SoC開始尋求運用智慧電源管理單元，自動調(diào)整工作電壓與時脈速度來搭配工作負(fù)載。

　　“電源管理的基本思路是單獨立地調(diào)整芯片不同部份的供電電壓和時脈速度，以便在任何特定時間點都能匹配其工作負(fù)載，同時關(guān)閉未使用的電路。”即將接任Silicon Laboratories公司CEO的Tyson Tuttle表示。

　　電源管理單元通常以狀態(tài)機(jī)模組的方式建置，能夠選擇性地降低非關(guān)鍵功能的電壓和頻率。但隨著半導(dǎo)體節(jié)點變得更先進(jìn)，芯片中填入更多的晶體管，一種所謂“暗場硅晶”（dark silicon）的概念──大部份的芯片在需要使用以前均處于斷電狀態(tài)──這或許會是未來半導(dǎo)體的先驅(qū)設(shè)計理念。

　　“在未來更先進(jìn)的制程節(jié)點，如22nm，SoC將整合進(jìn)更多能同時導(dǎo)通的晶體管?！?a href="http://www.brongaenegriffin.com/tags/ram/" target="_blank">Rambus公司CTO Ely Tsern表示，“暗硅的概念就是在芯片上制作許多特殊用途的功能，但在任何時刻都只啟動所需的功能，讓其它功能則保持黑暗的斷電狀態(tài)，什么事也不做。”

　　英特爾在芯片電源管理方面處于領(lǐng)先地位，能夠隨時時詳細(xì)地監(jiān)視核心的溫度，允許透過提升頻率（turbo模式）以提高性能或降低速度來節(jié)省功耗。

　　圖3：英特爾的turbo模式可在高負(fù)載期間提升時脈以增加速度，并監(jiān)控核心溫度，在開始過熱時逐漸降低時脈速度。

　　來源：英特爾

　　但并不是所有的電源管理功能都能十分經(jīng)濟(jì)地移植到芯片上。事實上，最智慧化的電源管理方案是在芯片上和外部電源管理單元之間劃分任務(wù)?！搬槍ν獠侩娫垂芾泶嬖诮?jīng)常性的需求，因為從功率密度來說，能夠加進(jìn)芯片上的內(nèi)容是有限的。”Enpirion公司CTO兼共同創(chuàng)辦人Ashraf Lotfi表示。

　　Enpirion公司專門生產(chǎn)獨立式電源管理單元，這些電源管理單元能從處理器接收命令，例如當(dāng)處理器進(jìn)入睡眠模式時降低處理器的電壓，當(dāng)處理器被喚醒時再迅速恢復(fù)電壓。

　　采用3D/光學(xué)互連

　　透過縮短互連線的長度并降低其電線，就能支援更小的驅(qū)動器晶體管，從而降低IC的功耗。縮短互連線長度的傳統(tǒng)方法是增加金屬層，因此目前有些芯片的金屬層多達(dá)10層。

　　然而，互連層設(shè)計最新創(chuàng)新成果是三維過孔硅（ TSV ），允許將存儲器芯片堆疊在處理器之上。這種技術(shù)將互連長度減少到芯片間的距離，因此不需要大功耗的驅(qū)動晶體管和長的印刷電路板互連線。然而，TSV的經(jīng)濟(jì)性比較差，目前大多數(shù)芯片制造商的TSV時程都處于延后狀態(tài)。

　　“雖然過孔硅（TSV）確實可透過縮短走線長度來降低功耗，但這是一種成本非常高的解決方案。”TI公司的Greenhill表示，“為了更具經(jīng)濟(jì)性，TSV需要能夠彌補其它不足（如介面性能），才能讓它的成本較為合理?！?/p>

　　賽靈思公司（Xilinx nc.）是一家非常了解如何為TSV成本/性能取得平衡的公司，該公司正提供第一款使用TSV的商用芯片。相較于在PCB板上焊接獨立元件的方式，賽靈思公司采用這種具成本效益的方案不僅能降低芯片功耗，同時也提升了性能。此外，它還可為賽靈思公司的客戶降低BOM成本，賽靈思公司資深總監(jiān)Ephrem Wu表示。

　　賽靈思公司透過使用硅中介層（interposer）回避了在PCB板上焊接各個FPGA的問題。這種硅中介層可在單一封裝內(nèi)互連4個高密度的FPGA。

　　圖4：賽靈思公司能夠使用臺積電的硅插入器在封裝內(nèi)互連4個FPGA，從而使功耗從112W降低到19W。

　　來源：賽靈思

　　這種技術(shù)不僅能提升性能，還能使功耗降低到19W，相形之下，傳統(tǒng)的PCB解決方案功耗還高達(dá)112W。另外一種前端技術(shù)是使用光學(xué)收發(fā)器。例如，IBM公司的Power7超級電腦使用從傳統(tǒng)光學(xué)元件產(chǎn)生的板載光子互連。未來的芯片很可能使用Kotura公司和其它公司提供的專用光學(xué)解決方案，將光子功能轉(zhuǎn)移到能夠附加處理器與存儲器芯片的微型光學(xué)芯片上。

　　“我們的低功耗硅鍺元件整合了透鏡、濾波器、調(diào)制器以及你需要的所有其它光學(xué)元件于單顆芯片上?！盞otura公司行銷副總裁Arlon Martin指出。

　　Kotura公司的硅光子制程使其得以將大約香煙盒大小約1萬美元的傳統(tǒng)光學(xué)收發(fā)器單元整合進(jìn)最新款iPhone大小的500美元封裝中，使用的功耗更低4至20倍。Kotura公司還展示該公司的SiGe收發(fā)器可透過堆疊式CMOS芯片間的氣隙傳送光學(xué)訊號，最終在堆疊芯片之間形成一個高速、低功耗的光學(xué)資料通道，適用于代替PCB走線。

　　試用新材料

　　采用更高遷移率的材料也能降低功耗。例如在標(biāo)準(zhǔn)CMOS產(chǎn)品線中已經(jīng)加進(jìn)了磁性材料，而像碳納米管和石墨烯等‘神奇’的材料也開始浮出臺面。

　　為了以鐵電RAM（FRAM）制造嵌入式微控制器，TI在CMOS產(chǎn)品線中增加了磁性材料。從Ramtron International公司獲得授權(quán)的FRAM比起快閃存儲器更方便，因為它們既具有非揮發(fā)性，還支援隨機(jī)存取。

　　“與閃存相較，我們非揮發(fā)性的FRAM在讀寫能耗方面更高效?！盩I無線事業(yè)部CTO Baher Haroun指出。

　　Enpirion公司也在其CMOS產(chǎn)品線中導(dǎo)入磁性材料，并計劃于2012年開始為其電源管理芯片制造整合型電感與變壓器。目前，電感和變壓器還無法更經(jīng)濟(jì)地整合在必須于高頻作業(yè)的芯片上，但Enpirion公司專有的磁性材料已經(jīng)著眼于解決這方面的問題。

　　“我們已經(jīng)整合了不同的金屬合金，使我們的磁性材料可在很高的頻率下執(zhí)行作業(yè)，同時還能保持高能效?！盓npirion公司的Lotfi透露。

　　圖5：Enpirion公司的芯片上電感是采用專用制程以及獨特的磁合金材料在硅晶圓上制造而成的。

　　與此同時，Semiconductor Research公司最近資助了IBM和美國哥倫比亞大學(xué)共同進(jìn)行的一項研究計劃──將電感整合于處理器上。該公司聲稱能透過芯片穩(wěn)壓功能在奈秒級時間內(nèi)調(diào)節(jié)供電電壓，實現(xiàn)工作負(fù)載匹配，因而使能耗降幅高達(dá)20%。

　　在不遠(yuǎn)的將來，CMOS產(chǎn)品線還可能增加的其它近期材料包括砷化銦鎵（InGaAs）。英特爾公司計劃使用InGaAs增強(qiáng)未來三柵極晶體管上的通道，據(jù)稱此舉可望使工作電壓降低至0.5V。

　　然而，長期來看，碳納米管和平面版的石墨烯很可能成為未來超低功耗元件的首選材料。

　　在喬治亞理工學(xué)院（Georgia Tech）的實驗室中，已經(jīng)證明石墨烯的互連性能超過銅。IBM公司也已經(jīng)展示使用碳納米管或石墨烯材料，可制造出低功耗、超高速的晶體管。TI最近則展示石墨烯可望在晶圓級制造出來。

　　英特爾公司針對以碳材料實現(xiàn)更高電遷移率方面進(jìn)行研究，但其結(jié)論則是這些材料的商用時機(jī)未到。

　　“使用納米碳或石墨烯的碳互連結(jié)構(gòu)具有非常吸引人的特性?！庇⑻貭柟镜腂ohr指出，“不過，盡管大體積材料具有更低電阻，連接路徑的電阻卻不低。不過這是一種非常具有前景的材料，因此我希望在今后幾年能夠見到更多的業(yè)界相關(guān)研究?！?/p>