目錄
1 ASIC的設計手段的演變過程
2 全定制設計簡述
3 全定制設計要求：
4 半定制設計方法簡述
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ASIC的設計手段的演變過程
IC的設計方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手工設計發(fā)展到現(xiàn)在先進的可以全自動實現(xiàn)的過程。這也是近幾十年來科學技術，尤其是電子信息技術發(fā)展的結果。從設計手段演變的過程劃分，設計手段經(jīng)歷了手工設計、計算機輔助設計（ICCAD）、電子設計自動化EDA、電子系統(tǒng)設計自動化ESDA以及用戶現(xiàn)場可編程器階段。集成電路制作在只有幾百微米厚的原形硅片上，每個硅片可以容納數(shù)百甚至成千上萬個管芯。集成電路中的晶體管和連線視其復雜程度可以由許多層構成，目前最復雜的工藝大約由6層位于硅片內(nèi)部的擴散層或離子注入層，以及6層位于硅片表面的連線層組成。就設計方法而言，設計集成電路的方法可以分為全定制、半定制和可編程IC設計三種方式。

全定制設計簡述
全定制ASIC是利用集成電路的最基本設計方法（不使用現(xiàn)有庫單元），對集成電路中所有的元器件進行精工細作的設計方法。全定制設計可以實現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩λ俣?、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現(xiàn)成元件庫的場合。

特點：精工細作，設計要求高、周期長，設計成本昂貴。

由于單元庫和功能模塊電路越加成熟，全定制設計的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設計中，整個電路均采用全定制設計的現(xiàn)象越來越少。

全定制設計要求：
全定制設計要考慮工藝條件，根據(jù)電路的復雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。

1.需要經(jīng)驗和技巧，掌握各種設計規(guī)則和方法,一般由專業(yè)微電子IC設計人員完成；

2.常規(guī)設計可以借鑒以往的設計，部分器件需要根據(jù)電特性單獨設計；

3.布局、布線、排版組合等均需要反覆斟酌調整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設計原則設計版圖。

4.版圖設計與工藝相關，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設計版圖和工藝。

半定制設計方法簡述
半定制設計方法又分成基于標準單元的設計方法和基于門陣列的設計方法。

基于標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發(fā)器等，按照某種特定的規(guī)則排列，與預先設計好的大型單元一起組成ASIC?；跇藴蕟卧腁SIC又稱為CBIC(Cell based IC)。

基于門陣列的設計方法是在預先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設計。半定制主要適合于開發(fā)周期短，低開發(fā)成本、投資、風險小的小批量數(shù)字電路設計。

1.基于標準單元的設計方法

該方法采用預先設計好的稱為標準單元的邏輯單元，如門電路、多路開關、觸發(fā)器、時鐘發(fā)生器等，將它們按照某種特定的規(guī)則排列成陣列，做成半導體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。

單元庫中所有的標準單元均采用定制方法預先設計，如同搭積木或砌墻一樣拼接起來，通常按照等高不等寬的原則排列，留出寬度可調的布線通道。

CBIC的主要優(yōu)、缺點：

※ 用預先設計、預先測試、預定特性的標準單元庫，省時、省錢、少風險地完成ASIC設計任務。 ※ 設計人員只需確定標準單元的布局以及CBIC中的互連。 ※ 標準單元可以置放于芯片的任何位置。 ※ 所有掩膜層是定制的； ※ 可內(nèi)嵌定制的功能單元； ※ 制造周期較短，開發(fā)成本不是太高。 ※ 需要花錢購買或自己設計標準單元庫； ※ 要花較多的時間進行掩膜層的互連設計。

2.基于門陣列的ASIC

門陣列是將晶體管作為最小單元重復排列組成基本陣列，做成半導體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。用門陣列設計的ASIC中，只有上面幾層用作晶體管互連的金屬層由設計人員用全定制掩膜方法確定，這類門陣列稱為掩膜式門陣列MGA（masked gate array）。門陣列中的邏輯單元稱為宏單元，其中每個邏輯單元的基本單元版圖相同，只有單元內(nèi)以及單元之間的互連是定制的。客戶設計人員可以從門陣列單元庫中選擇預先設計和預定特性邏輯單元或宏單元，進行定制的互連設計。門陣列主要適合于開發(fā)周期短，低開發(fā)成本的小批量數(shù)字電路設計。

可編程器件的ASIC設計

可編程ASIC是專用集成電路發(fā)展的另一個有特色的分支，它主要利用可編程的集成電路如PROM,GAL,PLD,CPLD,FPGA等可編程電路或邏輯陣列編程，得到ASIC。其主要特點是直接提供軟件設計編程，完成ASIC電路功能，不需要再通過集成電路工藝線加工。

可編程器件的ASIC設計種類較多，可以適應不同的需求。其中的PLD和FPGA是用得比較普遍得可編程器件。適合于短開發(fā)周期，有一定復雜性和電路規(guī)模的數(shù)字電路設計。尤其適合于從事電子系統(tǒng)設計的工程人員利用EDA工具進行ASIC設計。

ASIC成本評述

IC設計需要根據(jù)電路功能和性能要求，選擇電路形式、器件結構、工藝方案和設計規(guī)則，盡量減小芯片面積、降低設計成本、縮短設計周期，最終設計出正確、合理的掩膜版圖，通過制版和工藝流片得到所需的集成電路。

從經(jīng)濟學的角度看，ASIC的設計要求是在盡可能短的設計周期內(nèi)，以最低的設計成本獲得成功的ASIC產(chǎn)品。但是，由于ASIC的設計方法不同，其設計成本也不同。

全定制設計周期最長，設計成本貴，設計費用最高，適合于批量很大或者對產(chǎn)品成本不計較的場合。

半定制的設計成本低于全定制，但高于可編程ASIC，適合于有較大批量的ASIC設計。

用FPGA設計ASIC的設計成本最低，但芯片價格最高，適合于小批量ASIC產(chǎn)品。

現(xiàn)在的大部分ASIC設計都是以半定制和FPGA形式完成的。半定制和FPGA可編程ASIC設計的元件成本比較：CBIC元件成本