此外，當(dāng)使用多條JESD204B通道時(shí)，PCB走線(xiàn)長(zhǎng)度匹配的要求大幅放松，因?yàn)闃?biāo)準(zhǔn)僅要求通道間對(duì)齊精度達(dá)到920 ps，各JESD204B通道的路徑延遲允許存在較大的差異。JESD204標(biāo)準(zhǔn)的最新“B”版還支持確定性延遲，可以計(jì)算離開(kāi)高速ADC的數(shù)據(jù)與到達(dá)FPGA的數(shù)據(jù)之間的延遲。如果該延遲時(shí)間可以確定，那么就可以在數(shù)字后處理中予以補(bǔ)償，使數(shù)據(jù)流重新對(duì)齊并同步，這是采用GSPS轉(zhuǎn)換器的相控陣和波束成形系統(tǒng)的關(guān)鍵要求。

JESD204B對(duì)硬件設(shè)計(jì)師特別有利，但新型高速ADC的最大好處可能是增加了數(shù)字信號(hào)處理。AD9625等新一代GSPS轉(zhuǎn)換器基于65 nm或更小幾何尺寸的CMOS工藝，能夠以非常高的數(shù)據(jù)速率支持各種各樣的數(shù)字信號(hào)處理。近期而言，高速ADC將嵌入運(yùn)行時(shí)可選的數(shù)字降頻轉(zhuǎn)換器(DDC)，如圖3所示。

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雷達(dá)波形帶寬因應(yīng)用不同而有很大差異，例如，某些合成孔徑成像雷達(dá)波形需要數(shù)百M(fèi)Hz的帶寬，而跟蹤雷達(dá)使用的波形帶寬可能只有數(shù)十MHz或更少。過(guò)去，若GSPS ADC更靠近天線(xiàn)，則意味著在某些情況下會(huì)有大量不需要的帶寬被傳輸?shù)紽PGA或處理器。在現(xiàn)代FPGA和高速ADC中，如果不是大部分，也有相當(dāng)一部分功耗與器件的接口相關(guān)，因此，毫無(wú)用處地傳輸大量不需要的帶寬會(huì)提高系統(tǒng)功耗。在未來(lái)的多模式雷達(dá)中，動(dòng)態(tài)使能DDC的能力將是一大優(yōu)勢(shì)，可減輕FPGA的復(fù)雜處理負(fù)荷。

DDC集數(shù)字數(shù)控振蕩器(NCO)和抽取濾波器于一體，能夠在高速ADC的奈奎斯特頻段內(nèi)選擇信號(hào)帶寬和信號(hào)位置，僅將需要的適當(dāng)數(shù)據(jù)傳輸給信號(hào)處理器件。例如，考慮一個(gè)在800 MHz的中頻使用30 MHz帶寬波形的雷達(dá)。如果用一個(gè)ADC以2.0 GSPS的采樣速率進(jìn)行12位分辨率的采樣，則數(shù)據(jù)輸出帶寬將是1000 MHz，遠(yuǎn)遠(yuǎn)超過(guò)信號(hào)帶寬，轉(zhuǎn)換器的輸出數(shù)據(jù)速率將達(dá)3.0 GB/s。如果利用DDC以16倍的比率抽取數(shù)據(jù)，則不僅能進(jìn)一步降低噪聲，而且輸出數(shù)據(jù)速率降至625 MB/s以下，這樣只需使用一條JESD204B通道就能傳輸數(shù)據(jù)。整體系統(tǒng)的功耗需求將因此而大幅降低。由于可根據(jù)需要?jiǎng)討B(tài)配置DDC或予以旁路，新型高速ADC可在不同模式之間切換，以便支持針對(duì)功耗和機(jī)具進(jìn)行優(yōu)化的解決方案，并且?guī)椭鷮?shí)現(xiàn)認(rèn)知式雷達(dá)應(yīng)用所需的特性集合。

AD9625等新型GSPS ADC為雷達(dá)系統(tǒng)架構(gòu)師提供了多種重要的選項(xiàng)，其模擬帶寬和采樣速率有助于減少器件數(shù)量或進(jìn)行直接RF采樣。JESD204B接口和嵌入式DSP選項(xiàng)使得設(shè)計(jì)師獲取這些優(yōu)勢(shì)再也不需要付出提高功耗和板復(fù)雜度的代價(jià)。動(dòng)態(tài)配置高速ADC的能力可實(shí)現(xiàn)多功能支持，滿(mǎn)足創(chuàng)建全數(shù)字式認(rèn)知雷達(dá)系統(tǒng)的需求。