DS31404是一個(gè)靈活的，高性能的不同頻率轉(zhuǎn)換時(shí)間和頻率合成中的應(yīng)用集成電路。在其四個(gè)和八個(gè)輸入時(shí)鐘的輸出時(shí)鐘，每個(gè)設(shè)備可以接受或生成幾乎任何2kHz和750MHz的頻率之間。該器件提供兩個(gè)獨(dú)立的DPLLs，為兩個(gè)獨(dú)立的時(shí)鐘代路徑。

　　輸入時(shí)鐘分頻，分?jǐn)?shù)比例根據(jù)需要，不斷為監(jiān)測(cè)活動(dòng)和頻率精度。輸入時(shí)鐘的最佳選擇，手動(dòng)或自動(dòng)，作為兩個(gè)靈活，高性能數(shù)字鎖相環(huán)每個(gè)參考時(shí)鐘。每個(gè)數(shù)字鎖相環(huán)鎖定到選定的參考，并提供可編程的帶寬，非常高的分辨率緩繳能力，真正無中斷輸入時(shí)鐘之間切換。數(shù)字鎖相環(huán)后跟一個(gè)時(shí)鐘合成子系統(tǒng)，已與自己的32位分頻器，相位調(diào)整四個(gè)完全可編程數(shù)字頻率合成塊，兩個(gè)高速低抖動(dòng)APLLs和八個(gè)輸出時(shí)鐘，每個(gè)。分?jǐn)?shù)的APLLs提供縮放和輸出的RMS抖動(dòng)低于1ps少。

　　對(duì)于電信系統(tǒng)，DS31404的所有必需的特性和功能，作為中央計(jì)時(shí)功能或線路卡時(shí)鐘IC。用合適的振蕩器時(shí)，DS31404滿足了2層，3e的，3，4E條要求，4，G.812類型I -四，G.813和G.8262。

　　關(guān)鍵特性

　　四個(gè)輸入時(shí)鐘

　　差分或CMOS / TTL電格式

　　任何頻率從2kHz到750MHz的

　　分?jǐn)?shù)縮放的64B/66B和FEC縮放(如64/66，二百五十五分之二百三十七，255分之238)或任何其他降尺度要求

　　連續(xù)輸入時(shí)鐘的質(zhì)量監(jiān)控

　　時(shí)鐘選擇自動(dòng)或手動(dòng)

　　三2/4/8kHz幀同步輸入

　　兩個(gè)高性能DPLLs

　　無中斷參考輸入丟失的開關(guān)

　　自動(dòng)或手動(dòng)相位生成輸出

　　緩繳的損失所有投入

　　可編程帶寬0.5MHz至400Hz的

　　四個(gè)數(shù)字頻率合成器

　　每個(gè)人都可以從要么全數(shù)字鎖相環(huán)

　　產(chǎn)生任何2kHz倍數(shù)高達(dá)77.76MHz

　　每DFS的時(shí)鐘相位調(diào)整

　　兩個(gè)輸出APLLs

　　輸出頻率750MHz的

　　高分辨率分?jǐn)?shù)為FEC和64B/66B尺度(例如，237分之255，二百三十八分之二百五十五，六十四分之六十六)或任何其他尺度要求

　　小于1ps RMS輸出抖動(dòng)

　　同時(shí)產(chǎn)生(如為萬兆，622.08MHz和156.25MHz為SONET)兩名來自同一參考低抖動(dòng)率

　　八四組輸出時(shí)鐘

　　幾乎所有的頻率從<1Hz到750MHz的

　　每個(gè)組的奴隸一個(gè)DFS時(shí)鐘，任何APLL的時(shí)鐘，或任何輸入時(shí)鐘(分散和規(guī)模)

　　每個(gè)人都有一個(gè)差分輸出(2慢性粒細(xì)胞白血病，2個(gè)LVDS / LVPECL的)和/ TTL輸出獨(dú)立的CMOS

　　32位每輸出分頻器

　　兩個(gè)同步脈沖輸出：為8kHz和2kHz范圍

　　一般特征

　　合適的線路卡IC卡IC或時(shí)間用于Stratum 2/3E/3/4E/4，校董會(huì)，美國證券交易委員會(huì)/歐洲經(jīng)濟(jì)共同體，或SSU

　　幾乎所有接受并產(chǎn)生頻率高達(dá)750MHz的包括赫茲，2kHz范圍，為8kHz，NxDS1，NxE1，DS2/J2，DS3的，E3類，2.5米，25米，1.25億，156.25M，并Nx19.44M高達(dá)622.08M

　　內(nèi)補(bǔ)償本振頻率誤差

　　與SPI™處理器接口

　　1.8V工作電壓與3.3V的I / O(5V耐壓)