在以往汽車(chē)音響的系統(tǒng)設(shè)計(jì)當(dāng)中， 一塊PCB上的最高時(shí)鐘頻率在30~50MHz已經(jīng)算是很高了，而現(xiàn)在多數(shù)PCB的時(shí)鐘頻率超過(guò)100MHz,有的甚至達(dá)到了GHz數(shù)量級(jí)。為此，傳統(tǒng)的以網(wǎng)表驅(qū)動(dòng)的串行式設(shè)計(jì)方法已經(jīng)不能滿足今天的設(shè)計(jì)要求， 現(xiàn)在必須采用更新的設(shè)計(jì)理念和設(shè)計(jì)方法，即將以網(wǎng)表驅(qū)動(dòng)的串行的設(shè)計(jì)過(guò)程， 改變成將整個(gè)設(shè)計(jì)各環(huán)節(jié)并行考慮的一個(gè)并行過(guò)程。也就是說(shuō)將以往只在PCB布局、布線階段才考慮的設(shè)計(jì)要求和約束條件， 改在原理圖設(shè)計(jì)階段就給予足夠的關(guān)注和評(píng)估，在設(shè)計(jì)初期就開(kāi)始分析關(guān)鍵器件的選擇，構(gòu)想關(guān)鍵網(wǎng)線的拓?fù)浣Y(jié)構(gòu)， 端接匹配網(wǎng)絡(luò)的設(shè)定， 以及在布線開(kāi)始前就充分考慮PCB的疊層結(jié)構(gòu)，減免信號(hào)間的串?dāng)_方法，保證電源完整性和時(shí)序等因素。

　　本文主要介紹在汽車(chē)音響導(dǎo)航系統(tǒng)中使用的高速DDR200,在兼顧高速電路的基本理論和專業(yè)化設(shè)計(jì)經(jīng)驗(yàn)的指導(dǎo)下， 保證信號(hào)完整性的PCB設(shè)計(jì)方法。

　　1 什么是DDR 及其基本工作原理

　　DDR SDRAM, 習(xí)慣稱為DDR.DDR SDRAM即雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。

　　DDR內(nèi)存是在SDRAM 內(nèi)存基礎(chǔ)上發(fā)展而來(lái)的。SDRAM在一個(gè)時(shí)鐘周期內(nèi)只傳輸一次數(shù)據(jù)， 它是在時(shí)鐘的上升期進(jìn)行數(shù)據(jù)傳輸;而DDR內(nèi)存則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次數(shù)據(jù)， 它能夠在時(shí)鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達(dá)到雙倍的數(shù)據(jù)傳輸率。

　　如下圖1和圖2所示，DDR SDRAM相對(duì)SDRAM多了兩個(gè)信號(hào)： CLK# 與DQS。

　　CLK# 與正常CLK時(shí)鐘相位相反， 形成差分時(shí)鐘信號(hào)。而數(shù)據(jù)的傳輸在CLK與CLK# 的交叉點(diǎn)進(jìn)行， 即在CLK的上升與下降沿(此時(shí)正好是CLK#的上升沿)都有數(shù)據(jù)被觸發(fā)，從而實(shí)現(xiàn)雙倍速率傳輸。

　　DQS(DQ STrobe、數(shù)據(jù)選取脈沖)是DDRSDRAM中的重要功能， 主要用來(lái)在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并在接收端使用DQS來(lái)讀出相應(yīng)的數(shù)據(jù)DQ。

　　DQS在上升沿和下降沿都有效，與數(shù)據(jù)信號(hào)同時(shí)生成。DQS和DQ都是三態(tài)信號(hào)雙向傳輸。在讀操作時(shí)，DQS信號(hào)的邊沿在時(shí)序上與DQ 的信號(hào)邊沿處對(duì)齊， 而寫(xiě)操作時(shí)，DQS信號(hào)的邊沿在時(shí)序上與DQ信號(hào)的中心處對(duì)齊。

　　下面以圖1-DDR SDRAM讀操作時(shí)序圖為例，說(shuō)明DQS的控制原理：

　?、僭跊](méi)有數(shù)據(jù)輸出的狀態(tài)時(shí)，DQS處于高阻抗水平。

　?、?接到READ指令后，DQS信號(hào)變?yōu)榈妥杩梗?并較數(shù)據(jù)輸出時(shí)間提前一個(gè)周期。

　?、?D Q S 信號(hào)在CLK與CLK# 的交叉點(diǎn)與數(shù)據(jù)信號(hào)同時(shí)生成，頻率與CLK相同。

　　④DQS信號(hào)持續(xù)到讀脈沖突發(fā)完了為止， 完了后再度恢復(fù)到高阻抗水平。

　　2 基本規(guī)格

　　DDR SDRAM的基本規(guī)格(表1)。

　　表1 DDR SDRAM的基本規(guī)格

　　3 DDR200 的PCB 設(shè)計(jì)方法

　　下面以汽車(chē)音響導(dǎo)航系統(tǒng)中使用的DDR200為例，從PCB疊層結(jié)構(gòu)的選擇、布線拓?fù)浣Y(jié)構(gòu)、串?dāng)_、電源完整性和時(shí)序等方面考慮的PCB設(shè)計(jì)方法。

　　3.1 PCB疊層結(jié)構(gòu)的選擇

　　線路板的疊層結(jié)構(gòu)直接決定了信號(hào)在各導(dǎo)體層的傳輸速度及延遲時(shí)間。根據(jù)電路構(gòu)成及結(jié)構(gòu)限制，結(jié)合高速信號(hào)及電源的返回路徑等EMI要求，在設(shè)計(jì)初期確定好疊層結(jié)構(gòu)以及重要信號(hào)的布線層是十分重要的。本例的疊層結(jié)構(gòu)及重要信號(hào)的布線層如圖3 所示。

　　根據(jù)板材不同， 導(dǎo)體銅厚， 各絕緣層厚及介電常數(shù)等也會(huì)有差異，導(dǎo)致高速信號(hào)傳輸線的特性阻抗Zo及傳輸延時(shí)Tpd的不同。

　　板材中絕緣介質(zhì)的介電常數(shù)εr=4.0,絕緣層厚PP1=60μm,PP2=200μm,PP3=800μm,導(dǎo)體銅厚35μm,且線寬W=100μm時(shí)，信號(hào)在表層(L1、L6)的傳輸延時(shí)Tpd≒140ps,特性阻抗Zo≒56Ω，在內(nèi)層L3布線的傳輸延時(shí)Tpd≒170ps,特性阻抗Zo≒84Ω。