動(dòng)態(tài)
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發(fā)布了文章 2025-05-10 11:09
網(wǎng)課回放 I 升級(jí)版“一站式” PCB 設(shè)計(jì)第三期：原理圖完整性及可靠性分析
網(wǎng)課回放 I 升級(jí)版“一站式” PCB 設(shè)計(jì)第三期：原理圖完整性及可靠性分析468瀏覽量 -
發(fā)布了文章 2025-05-10 11:08
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發(fā)布了文章 2025-04-25 20:16
受控阻抗布線技術(shù)確保信號(hào)完整性
核心要點(diǎn)受控阻抗布線通過匹配走線阻抗來防止信號(hào)失真，從而保持信號(hào)完整性。高速PCB設(shè)計(jì)中，元件與走線的阻抗匹配至關(guān)重要。PCB材料的選擇（如低損耗層壓板）對(duì)減少信號(hào)衰減起關(guān)鍵作用。受控阻抗布線如何保障信號(hào)完整性為實(shí)現(xiàn)電路信號(hào)完整性，需遵循以下設(shè)計(jì)規(guī)范：避免直角走線、隔離時(shí)鐘信號(hào)與電源信號(hào)、保持元件間最短距離。受控阻抗布線通過調(diào)整走線尺寸和環(huán)境參數(shù)，使其特性阻1k瀏覽量 -
發(fā)布了文章 2025-04-11 17:21
技術(shù)資訊 | 信號(hào)完整性測(cè)試基礎(chǔ)知識(shí)
本文重點(diǎn)信號(hào)完整性測(cè)試需要從測(cè)試電路板和原型獲取實(shí)驗(yàn)數(shù)據(jù)并加以分析。在理想的工作流程中，還會(huì)仿真信號(hào)完整性指標(biāo)，并將其與實(shí)際測(cè)量值進(jìn)行比較。信號(hào)完整性測(cè)試只能檢查特定的結(jié)構(gòu)，通常需要在測(cè)試前設(shè)計(jì)和仿真測(cè)試電路板。為確?？煽啃圆⒎闲袠I(yè)標(biāo)準(zhǔn)，高速PCB和高頻PCB必須經(jīng)過一系列測(cè)試。其中許多測(cè)試都是由層壓板供應(yīng)商或PCB制造商執(zhí)行，這有助于確保符合安全和環(huán)境法1.9k瀏覽量 -
發(fā)布了文章 2025-04-03 21:32
輔助協(xié)作的簡(jiǎn)單原理圖文檔
電子設(shè)備的原理圖作為PCB設(shè)計(jì)的基礎(chǔ)用于顯示電路圖。除了定義器件和電路之間的電氣連接之外，原理圖還有更深層次的作用：展示理解設(shè)計(jì)所需的文檔。這是一種前端文檔，要充分理解設(shè)計(jì)的核心功能、過去的修訂版本以及器件之間的高級(jí)連接，此文檔必不可少。如果希望在單個(gè)文檔中準(zhǔn)確地傳達(dá)這些信息，而不是將要求分散到多個(gè)文檔中，那么可以在原理圖中包含一些簡(jiǎn)單的文檔。對(duì)于多學(xué)科協(xié)作665瀏覽量 -
發(fā)布了文章 2025-03-31 14:45
高階研修班 第一期：SI PI工具安裝準(zhǔn)備與高效學(xué)習(xí)技巧
李老師經(jīng)過深思熟慮和精心整理，歷時(shí)五日，為大家構(gòu)建了一個(gè)全面而系統(tǒng)的學(xué)習(xí)框架，涵蓋了信號(hào)完整性（SI）、電源完整性（PI）、高速接口、反射、串?dāng)_、電源分配網(wǎng)絡(luò)（PDN）、電源噪聲、高速接口、SERDES、DDR5/661瀏覽量 -
發(fā)布了文章 2025-03-21 13:53
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發(fā)布了文章 2025-03-21 13:53
【3/25 正式開課】I SI/PI與EMC通道互連建模仿真設(shè)計(jì)優(yōu)化高階研修班
本課程是專為電子工程領(lǐng)域?qū)I(yè)人士開設(shè)的高階培訓(xùn)課程，旨在通過深度解析與實(shí)踐操作，提升學(xué)員在信號(hào)完整性、電源完整性、電磁兼容性（EMC）及高速通道互連設(shè)計(jì)方面的綜合能力。本課程由行業(yè)資深產(chǎn)品工程師李增擔(dān)任講師，以業(yè)界領(lǐng)先的仿真軟件SigrityXPlatform為操作平臺(tái)，結(jié)合AI驅(qū)動(dòng)的設(shè)計(jì)優(yōu)化技術(shù)，全面覆蓋SI、PI、EMC及高速通道互連設(shè)計(jì)的核心知識(shí)點(diǎn)。通669瀏覽量 -
發(fā)布了文章 2025-03-14 18:15
多板 PCB 組裝中最常見的邏輯錯(cuò)誤
許多電子系統(tǒng)和產(chǎn)品并不只使用1個(gè)PCB，而是可能包含多個(gè)電路板、單個(gè)電路板和多個(gè)外部模塊，或者通過電纜與外部設(shè)備連接。在多板系統(tǒng)中，兩個(gè)電路板之間可能會(huì)出現(xiàn)邏輯錯(cuò)誤，但如果沒有全面審查設(shè)計(jì)，可能到電路板原型制作結(jié)束后，也無法發(fā)現(xiàn)這些錯(cuò)誤。幸運(yùn)的是，您可以采取一些簡(jiǎn)單的解決方案和設(shè)計(jì)選擇，避免電路板之間出現(xiàn)這些邏輯連接錯(cuò)誤。01什么是電路板之間的邏輯連接錯(cuò)誤？ -
發(fā)布了文章 2025-03-14 18:14
技術(shù)資訊 | CMOS 噪聲容限值
在描述高速運(yùn)行的數(shù)字系統(tǒng)時(shí)，噪聲容限是最重要的參數(shù)之一。通常情況下，噪聲容限定義了I/O引腳上或接口中可接受的噪聲水平。在數(shù)字電子技術(shù)領(lǐng)域，噪聲容限是指I/O引腳上出現(xiàn)但不會(huì)導(dǎo)致接收邏輯狀態(tài)出錯(cuò)的噪聲水平。這個(gè)值在時(shí)域中經(jīng)常調(diào)用，用于測(cè)量比特誤碼率。如果您正在設(shè)計(jì)高速PCB并需要執(zhí)行串?dāng)_檢查，首先應(yīng)明確評(píng)估成功的具體標(biāo)準(zhǔn)。從數(shù)字器件的CMOS噪聲容限值入手是1.3k瀏覽量