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PLD設(shè)計速成(5)-波形仿真
2012年05月18日 16:14 來源:本站整理 作者:秩名 我要評論(0)
此過程主要是用軟件來仿真你的設(shè)計,看看結(jié)果是否符合你的設(shè)計要求
編譯好以后,打開波形編輯器,MAX PLUSII->Waveform Editor

載入端口,Node->Enter Nodes from SNF

將彈出下面窗口,你按下面步驟操作:
點List,將出現(xiàn)端口列表,你默認(rèn)是選擇全部,你也可以通過左鍵和Ctrl組合來選擇你想要的信號。
點=>將你的信號加入SNF文件中
點OK
為了方便觀察,我們把信號展開

如果需要再次合并可以按住SHIFT鍵,用鼠標(biāo)左鍵選上要合并的信號,再點右鍵->Enter Group

下面我們將對信號進(jìn)行賦值,首先選中一個要賦值的信號區(qū)間,如SW3的10us到20us范圍,按住鼠標(biāo)左鍵,在SW3的10us到20us的范圍只能夠那拉出一個黑色區(qū)域,松開鼠標(biāo)左鍵,再點左邊工具欄上的“1”,使這個時間段,SW3就被賦值為高電平,如下圖:
(注意時間不要選擇太小,比如就選10ns,這樣結(jié)果可能不對,因為電路的延遲可能就達(dá)到10ns)

你將其他信號按你希望的加上激勵
在上面過程中,你可能要遇到下面設(shè)置:

Snap to Grid:鼠標(biāo)按網(wǎng)格選取,用鼠標(biāo)左鍵可以決定是否選取
Show Grid:顯示網(wǎng)格
Gride Size:設(shè)置網(wǎng)格大小(這個非常有用,在你一些設(shè)計中經(jīng)常要改變網(wǎng)格大小,便于你選擇)

End Time:設(shè)置仿真結(jié)束時間(這個在設(shè)計中也經(jīng)常用到,否則默認(rèn)的仿真時間只有1us)
下面是加激勵后的波形(end time =200us,gride size=10us)

點FILE->PROJECT->save&simulate

這時會彈出保存窗口,我們保存為majority_voter.scf

點OK,將會防真,如果正確會彈出窗口(圖)

點確認(rèn),再點open SCF,將出現(xiàn)防真后的波形

波形圖顯示的邏輯功能和設(shè)計目的完全一樣,這樣我們就可以把程序在線下載到芯片EPM7128SLC84-15中。