[學(xué)習(xí)要求] 掌握VHDL硬件描述語(yǔ)言的基本語(yǔ)法和源文件的結(jié)構(gòu)，學(xué)會(huì)用VHDL硬件描述語(yǔ)言設(shè)計(jì)典型數(shù)字邏輯電路。
[重點(diǎn)與難點(diǎn)]
重點(diǎn)：VHDL語(yǔ)言的程序結(jié)構(gòu)；VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型及數(shù)據(jù)對(duì)象。
難點(diǎn)：VHDL的數(shù)據(jù)對(duì)象中的變量和信號(hào)的區(qū)別。
[理論內(nèi)容]
一、VHDL的程序結(jié)構(gòu)
圖1 VHDL的程序結(jié)構(gòu)圖
圖1中是VHDL的全部結(jié)構(gòu)，但實(shí)際上并不需要全部的結(jié)構(gòu)，就像在許多設(shè)計(jì)項(xiàng)目中，大部分工程師只用到VHDL其中的30%的語(yǔ)法。通常圖2的結(jié)構(gòu)才是基本和必需的。
由于VHDL已是IEEE規(guī)定的標(biāo)準(zhǔn)，所以只是CPLD、FPGA等芯片公司，它們都會(huì)提供這個(gè)標(biāo)準(zhǔn)的定義庫(kù)（Library IEEE），而且由于這里面寫(xiě)了許多的定義和參數(shù)，初學(xué)者一時(shí)之間也不容易全部了解，所以全部寫(xiě)上以減輕負(fù)擔(dān)，后面的章節(jié)的程序默認(rèn)也這么寫(xiě)。
程序如： USE IEEE.STD_LOGIC_1164.ALL; 代表本程序引用IEEE標(biāo)準(zhǔn)定義庫(kù)的STD_LOGIC_1164全部定義。
VHDL語(yǔ)言編寫(xiě)是屬于自由格式，所以在一個(gè)完整命令敘述寫(xiě)完時(shí)，必須為它加上“；”，作為前后命令的分界，如上述的Use定義命令。程序的注釋采用“--”