介紹了用VHDL 語(yǔ)言在硬件芯片上實(shí)現(xiàn)浮點(diǎn)加/ 減法、浮點(diǎn)乘法運(yùn)算的方法,并以Altera
公司的FLEX10K系列產(chǎn)品為硬件平臺(tái),以Maxplus II 為軟件工具,實(shí)現(xiàn)了6 點(diǎn)實(shí)序列浮點(diǎn)加/ 減法運(yùn)算和浮點(diǎn)乘法運(yùn)算.

　隨著CPLD 和FPGA 的出現(xiàn)以及EDA 技術(shù)的成熟,采用CPLD/ FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理的
方法已經(jīng)顯示出巨大的潛力. 由于CPLD/ FPGA 器件具備在線可編程能力,克服了專用處理器靈活性方面的不足,同時(shí)兼?zhèn)淞烁咚俸偷统杀镜膬?yōu)點(diǎn),使CPLD/ FPGA 在數(shù)字信號(hào)處理領(lǐng)域得到廣泛應(yīng)用[1 ,2 ] . 近年來(lái),高密度可編程器件CPLD/ FPGA 的集成度、速度不斷提高,設(shè)計(jì)手段更加完善. Xilinx 公司的XC4000 系列和Altera 公司的FLEX10K系列都提供了5 萬(wàn)門(mén)以上,超過(guò)100 MHz 工作頻率以及多達(dá)500 個(gè)管腳的FPGA 產(chǎn)品,可以按照用戶的要求設(shè)計(jì)出有多附加功能的專用DSP 代替品[3 ] .
浮點(diǎn)數(shù)的運(yùn)算是數(shù)字信號(hào)處理的最基本的運(yùn)算,浮點(diǎn)數(shù)具備動(dòng)態(tài)范圍大的特點(diǎn),但是由于
浮點(diǎn)運(yùn)算器件的電路比較復(fù)雜,所以大多數(shù)的EDA 軟件目前尚不支持浮點(diǎn)運(yùn)算,浮點(diǎn)運(yùn)算器件只能自行設(shè)計(jì),在設(shè)計(jì)過(guò)程還要考慮運(yùn)算精度、運(yùn)算速度、資源占用、設(shè)計(jì)復(fù)雜度的折衷.