高速比較器電路的設計實現(xiàn)和仿真實驗分析

1、前言

在任何一個高速高分辨率的模數(shù)轉換器中，高精度和快速比較器總是起著至關重要的作用。與其它種類的ADC相比，流水線ADC 有著高速、高分辨率的特點。因此，它在電子系統(tǒng)中，有著廣泛的應用。流水線ADC由許多子FLASHADC 構成。流水線ADC 的特性中，特別是速度，功耗和失調電壓對整個電路有著很重要的影響。適合流水線的動態(tài)比較器主要有三種：電阻分壓比較器、差分比較器和電容差分比較器。但是他們可能消耗過多的功耗和較大的失調電壓。因此，前置運放鎖存比較器的優(yōu)勢體現(xiàn)在3.5 位的子FLASHADC 或者更高分辨率的子FLASHADC 中。在考慮上面提及的因素后，本文給出了時間延遲、失調電壓和比較器的踢回噪聲的理論分析，并根據(jù)此分析，設計和優(yōu)化了比較器電路。

2、預放大鎖存比較器的工作原理

前置增益運放鎖存比較器的原理是前置增益運放放大輸入信號，被放大后的信號輸入到鎖存比較器，最后信號通過一個普通的RS 觸發(fā)器，得到最終比較結果。這種結構結合了前置增益運放對輸入信號負指數(shù)響應和鎖存比較器對輸入信號正指數(shù)響應的優(yōu)點。因此前置增益運放鎖存比較器與其它鎖存比較器相比，有較小的傳輸?shù)难舆t。鎖存比較器的失調電壓除以預放大器的增益后折算到運放的輸入端。因此，前置增益運放比較器的失調電壓主要來自于預放大器。通過前置增益運放比較器輸入端的踢回噪聲，在信號的比較階段混淆了輸入信號。沒有隔離電路可能導致采樣電路的不穩(wěn)定性和不精確的比較結果。因此在鎖存比較器輸入端和前置增益運放的輸出端在之間需要一個隔離電路。

3、電路的結構

圖1 給出了前置增益運放鎖存器的電路結構。前置增益運放有兩個差分對，分別由NM2，NM3，NM4 和NM5 組成。PM1，PM2，PM3，PM4 交叉相連形成一個正反饋回路，并且增大了前置放大器的增益。NM9，NM10，NM11，PM6，PM11 是開關。電路的工作流程為：當Clk 為低的時候，鎖存比較器被復位，與此同時，Clk1 為高，鎖存比較器能夠接收到前置增益運放的放大的信號。加載在NM2 和NM3 柵上的差分輸入信號，分別NM4 與NM5 柵上正相基準電平和負相基準電平相比較。兩端各自產生的差分電流，流過共柵級后，差分負載迫使它流過接在輸出兩端的電阻R1，產生一個電壓差（Vout+—Vout-），送到鎖存比較器的輸入端。當Clk 為高電平是，鎖存比較器開始工作，差值（Vout+—Vout-）被交錯連接的正反饋回路放大，直至穩(wěn)定，一直到低電平的Clk 的到來。

高速比較器電路的設計實現(xiàn)和仿真實驗分析

（a）前置增益運放

鎖存比較器

（b）鎖存比較器

圖1 前置增益鎖存比較器

3.1 前置增益運放鎖存比較器的失調電壓

前置增益運放鎖存比較器結構由帶正反饋的前置增益運放和鎖存比較器組成，所以比較器的失調電壓主要由前置增益運放和鎖存比較器的失調電壓組成。前置運放放大了的差分信號用來出發(fā)鎖存比較器，并且電路的正反饋提高了比較器的速度，增益也提高了。前置運放的失調電壓Vos1 主要是由于NM2，NM3，NM4 和NM5 的不匹配造成的。根據(jù)文獻［3］的分析方法，可以得到這樣的式子［3］［4］，

公式（1）中，

，

而Vos2 主要由PM7，PM8，PM9，PM10 失配以及PM6 與PM12 關斷引入的失配引起的電荷Q 所組成的，表達式為，

因此，總體的失調電壓為，

根據(jù)公式（5），只要Av 足夠的大，那么整個比較器的運放的失調就可以認為主要由前置增益運放的失調電壓Vos1 造成的。

在公式（1）~（5）中，Avtn， Avtp， n Ab ，和p Ab 是與工藝相關的常數(shù)，和是前置運放負載晶體管的失調電壓，和是輸入晶體管的失調電壓，因此加大晶體管的面積可以得到較小的失調電壓。但是，這種方法將加大版圖的面積以及寄生電容，而且也會降低比較器的速度。其實不用增大所有管子的面積，就可以減小比較器的失調電壓。根據(jù)公式（5），可以增大增益Av 來減小Vos2 對比較器的失調影響。根據(jù)公式（1），可采用減小Vos1的方法如下：1）增大Av，用來減小NM2 和NM3 的失配對Vos1 的影響；2）適量的增加NM2 和NM3 的面積，以減小閾值電壓的失配對Vos1 的影響。

圖2 為比較器的版圖。版圖的左邊為前置運放的版圖，右邊為鎖存比較器的版圖。為了減小由于版圖的失配帶來的比較器的輸入電壓，前置運放和鎖存比較器分別采用對稱結構，增加比較器的對稱性。

比較器的版圖

圖2 比較器的版圖

3.2 踢回噪聲

在前置運放的輸出端和鎖存比較器的輸入端之間需要一個隔離電路來減小踢回噪聲［2］。在鎖存比較器的兩個輸入端的晶體管的前面，分別加上一個PMOS管（PM6，PM11）作為開關管，晶體管的共柵電壓用來控制信號。因此，踢回噪聲對整個前置增益運放鎖存比較器的影響就顯著的減小了。

3.3 傳輸延遲時間的改善

有兩種方法減小傳輸比較器的延遲：1）降低前置增益運放的時間常數(shù)；2）加大前置增益運放的A（s）［5］［6］。

圖3 為前置增益運放的交流小信號等效模型。根據(jù)圖3，可得到等式（6），（7）

前置增益運放的小信號等效模型

圖3 前置增益運放的小信號等效模型

在上面的式子中，Av（0）為前置增益運放的直流小信號增益，Rout 是運放的等效輸出阻抗， c t 為時間常數(shù)。R1 可以通過工作在深線性區(qū)的PMOS 管來代替，表達式為，

根據(jù)公式（6）（7），減小R1 可以使得 c t 減少，從而使響應速度指數(shù)增加，但是，同時減小R1，也使得Av（0）變小，從而使得響應速度線性下降。由此可見，與Av（0）相比， c t 對延遲時間的影響要顯著多。因此，在設計時，對Av（0）要有個合理的設置。

4、模擬仿真與結果分析

在Cadence Composer 環(huán)境，使用Spectre 對本文的比較器進行仿真。時鐘的模擬頻率為100MHz，電源電壓為3.3v，模擬的條件為Typical。

在圖4 中，Vin+和Vin-為差分三角波信號，頻率為2.5MHz，峰-峰值為1.455v~1.855v。Vref+和Vref-為差分直流信號，它們的差值為31.25mv，4 位子FlashADC 的1/2LSB。信號的共模電壓為1.65v。V+和V-分別為鎖存比較器的正負端輸出，Vout+和Vout-分別為最終輸出的正端和負端。從圖4可以看出當Vin+和Vin-的差值小于1/2LSB 時，Vout+和Vout-的電壓值發(fā)生翻轉。圖5為圖4的局部放大圖，可以看出傳輸比較器的延遲為680ps。在這種情況下整個電路消耗0.29mw 的功耗。

比較器的仿真波形