隨著無線通信技術(shù)的快速發(fā)展，能夠兼容不同通信協(xié)議的多標(biāo)準(zhǔn)收發(fā)器已經(jīng)成為當(dāng)前研究熱點(diǎn)之一。而模數(shù)轉(zhuǎn)換器（ADC）作為其中的一個(gè)重要模塊，也受到越來越多的關(guān)注。在收發(fā)器中不同的接收模式下，系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器的采樣頻率和分辨率位數(shù)的要求不同。為了滿足系統(tǒng)需要，每一種接收模式都要對(duì)應(yīng)一個(gè)特定采樣頻率和分辨率位數(shù)的模數(shù)轉(zhuǎn)換器。因此，對(duì)于一個(gè)存在多種接收模式的多標(biāo)準(zhǔn)收發(fā)器來說，僅僅在模數(shù)轉(zhuǎn)換器方面就需要占用較大的芯片面積及較長(zhǎng)的設(shè)計(jì)時(shí)間。

本文主要設(shè)計(jì)了一種可重構(gòu)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器。該模數(shù)轉(zhuǎn)換器通過重構(gòu)配置控制電路產(chǎn)生一組控制信號(hào)來選擇不同的流水線級(jí)數(shù)及時(shí)鐘信號(hào)，從而產(chǎn)生一個(gè)采樣頻率（最高可達(dá)50MS/s）和分辨率位數(shù)（6～12位）一定的模數(shù)轉(zhuǎn)換器。此外在設(shè)計(jì)中還采用了共源共柵兩級(jí)運(yùn)算放大器及差分動(dòng)態(tài)比較器技術(shù)來優(yōu)化電路的速度及功耗。仿真結(jié)果表明，這種可重構(gòu)流水線結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器能夠自動(dòng)實(shí)現(xiàn)采樣頻率及分辨率位數(shù)（6～12位）的可重構(gòu)，特別適用于多標(biāo)準(zhǔn)收發(fā)器中。

1 可重構(gòu)流水線ADC的結(jié)構(gòu)

可重構(gòu)流水線ADC的結(jié)構(gòu)示意圖如圖1所示，它由一個(gè)采樣保持電路、11級(jí)1.5位/級(jí)的流水線、一個(gè)重構(gòu)配置控制電路、延時(shí)和數(shù)字校正電路等組成；其中前面10級(jí)流水線結(jié)構(gòu)完全相同，每級(jí)都包括一個(gè)2位的子ADC和一個(gè)MDAC電路；第11級(jí)流水線是一個(gè)2位的全并行ADC。

整個(gè)可重構(gòu)流水線ADC的工作原理如下：重構(gòu)配置控制信號(hào)送給重構(gòu)配置控制電路，重構(gòu)配置控制電路則根據(jù)重構(gòu)配置控制信號(hào)的大小從時(shí)鐘信號(hào)中選擇一個(gè)時(shí)鐘頻率送給采樣保持電路作為采樣時(shí)鐘信號(hào)，同時(shí)也作為整個(gè)ADC的時(shí)鐘信號(hào)。這樣，不同的重構(gòu)配置控制信號(hào)就可能選擇不同的時(shí)鐘信號(hào)，從而實(shí)現(xiàn)ADC采樣頻率的配置。在產(chǎn)生時(shí)鐘信號(hào)的同時(shí)重構(gòu)配置控制電路也發(fā)出一組控制信號(hào)S0～S11及R12～R6控制11級(jí)流水線的工作狀態(tài)，其中控制信號(hào)R12～R6在ADC工作期間只有一個(gè)是處于有效狀態(tài)，亦即R12～R6所控制的開關(guān)只有一個(gè)是處于導(dǎo)通狀態(tài)，其他都斷開。由此決定可重構(gòu)流水線ADC分辨率的位數(shù)，并通過S0～S11把沒有用到的流水線級(jí)數(shù)關(guān)斷，以節(jié)省功耗。例如：當(dāng)R11有效時(shí)，ADC的分辨率位數(shù)為11位，采樣保持電路的輸出直接送給第2級(jí)流水線作為其輸入，同時(shí)把第1級(jí)流水線關(guān)斷以節(jié)省電路的功耗。當(dāng)ADC的采樣頻率和分辨率位數(shù)配置之后，整個(gè)電路的工作情況就同一般結(jié)構(gòu)的流水線ADC［3］一樣，由采樣保持電路對(duì)輸入的模擬信號(hào)進(jìn)行采樣，并將保持的采樣值送給與之相連的流水線級(jí)。接收到采樣值的流水線級(jí)就對(duì)接收到的信號(hào)進(jìn)行轉(zhuǎn)換處理，產(chǎn)生一個(gè)2位的數(shù)字信號(hào)送給延時(shí)和數(shù)字校正電路，同時(shí)產(chǎn)生一個(gè)余量增益信號(hào)送給下一級(jí)流水線作為其輸入信號(hào)。以此類推，直至最后一級(jí)流水線轉(zhuǎn)換完成。各級(jí)流水線轉(zhuǎn)換完成后產(chǎn)生的2位數(shù)字信號(hào)經(jīng)延時(shí)對(duì)齊及數(shù)字校正后得到最終的數(shù)字輸出。通過不同的重構(gòu)配置控制信號(hào)，該模數(shù)轉(zhuǎn)換器可以實(shí)現(xiàn)采樣頻率（最高可達(dá)50MS/s）以及分辨率位數(shù)（6～12位）的動(dòng)態(tài)配置，可以滿足多標(biāo)準(zhǔn)接收器在不同的接收模式下對(duì)采樣頻率大小及分辨率位數(shù)的需要。

2 關(guān)鍵電路設(shè)計(jì)

2.1 采樣保持電路

采樣保持電路是流水線ADC中關(guān)鍵的模塊。它在采樣周期時(shí)，對(duì)輸入的模擬信號(hào)進(jìn)行準(zhǔn)確采樣，在保持周期時(shí)，將采樣結(jié)果保持一段時(shí)間，即實(shí)現(xiàn)模擬信號(hào)的離散化，其速度和精度直接決定了整個(gè)流水線ADC的速度與精度。本設(shè)計(jì)中采用了全差分結(jié)構(gòu)底極板采樣電荷轉(zhuǎn)移結(jié)構(gòu)采樣保持電路，其結(jié)構(gòu)示意圖如圖2所示。該電路使用兩相非交疊時(shí)鐘，除了時(shí)鐘clk1之外，還存在時(shí)鐘clk1′和clk1″，按照clk1′、clk1″和clk1的順序依次閉合，然后再相繼斷開。

根據(jù)時(shí)鐘，該電路的工作可分為采樣和保持兩個(gè)階段。在采樣階段，時(shí)鐘clk1、clk1′和clk1″有效，運(yùn)算放大器的兩個(gè)輸入端被短路，電容CS對(duì)輸入信號(hào)進(jìn)行采樣并以電荷的形式存儲(chǔ)起來。在保持階段，clk2有效，存儲(chǔ)于CS上的電荷轉(zhuǎn)移到電容Cf上，從而實(shí)現(xiàn)了對(duì)采樣電壓的保持。由于采用了全差分結(jié)構(gòu)、相應(yīng)的時(shí)鐘控制以及底極板采樣技術(shù)，可以有效地降低開關(guān)溝道電荷注入、時(shí)鐘饋通、共模電壓、溫度漂移等的影響，提高了電路的精度。此外為了減小由輸入采樣開關(guān)M1、M2的非線性導(dǎo)通電阻引入的非線性，還采用了柵壓自舉電壓控制的NMOS采樣開關(guān)以改進(jìn)采樣開關(guān)的線性度，提高精度及輸入信號(hào)的范圍。

2.2 運(yùn)算放大器

運(yùn)算放大器是采樣保持電路的核心，其性能直接影響采樣保持電路的速度和精度，是流水線ADC電路設(shè)計(jì)的關(guān)鍵。本設(shè)計(jì)采用共源共柵兩級(jí)運(yùn)算放大器［4］，其第一級(jí)采用高速的套筒式共源共柵運(yùn)算放大器來彌補(bǔ)兩級(jí)運(yùn)算放大器速度慢的缺點(diǎn)，因此整個(gè)電路具有相對(duì)較高的增益、較高的速度、較低的功耗和噪聲及較大的輸出擺幅等特點(diǎn)，其電路結(jié)構(gòu)如圖3所示。

由于在第一級(jí)中采用了共源共柵（cascode）結(jié)構(gòu)，極大地提高了第一級(jí)的輸出阻抗，具有較高的增益。其直流增益可表示為：

在設(shè)計(jì)中采用了共源共柵補(bǔ)償，即在第一級(jí)的cascode結(jié)點(diǎn)和第二級(jí)的輸出結(jié)點(diǎn)之間接了一個(gè)補(bǔ)償電容CC。這種補(bǔ)償產(chǎn)生了一個(gè)低頻主極點(diǎn)，并在較高頻率處產(chǎn)生了兩個(gè)互補(bǔ)的零點(diǎn)和極點(diǎn)。這種補(bǔ)償方法同Miller補(bǔ)償相比，在提高相位裕度的同時(shí)，可以提供更大的帶寬。補(bǔ)償電容CC的大小對(duì)于運(yùn)算放大器的相位裕度和單位增益帶寬都有很大的影響，并且隨著CC的增加，運(yùn)算放大器的單位增益帶寬會(huì)降低，而相位裕度則會(huì)增大。

仿真結(jié)果表明，該運(yùn)算放大器在3.3V的電源電壓下，直流增益為98dB，單位增益帶寬為348MHz，相位裕度位為61度，完全能夠滿足系統(tǒng)的要求。

2.3 動(dòng)態(tài)比較器

在流水線ADC中，每一級(jí)內(nèi)部的子ADC都是一個(gè)由多個(gè)比較器組成的全并行ADC，可以說比較器是整個(gè)ADC中使用最多的單元電路，其功耗是整個(gè)ADC功耗的一個(gè)重要組成部分。由于采用了數(shù)字校正技術(shù)，可以對(duì)比較器的輸出信號(hào)進(jìn)行校正，因而對(duì)比較器的失調(diào)指標(biāo)要求比較寬松，使得在比較器的設(shè)計(jì)中，在滿足速度要求的前提下，可以通過犧牲精度來降低功耗。本設(shè)計(jì)中采用差分結(jié)構(gòu)動(dòng)態(tài)比較器［5］，它由交叉耦合的差分對(duì)和鎖存器負(fù)載組成，由于整個(gè)比較器電路的電源和地之間不存在直流通路，因此不消耗靜態(tài)電流，其結(jié)構(gòu)如圖4所示。

當(dāng)Vlatch信號(hào)為低電平時(shí)，M5、M6管截止，M9、M12管導(dǎo)通，比較器的兩個(gè)輸出端全部被置位為高電平，此時(shí)，M7、M8管導(dǎo)通，M1~M4管的漏端被充電至（VDD-VT），而M5、M6管的漏端電壓則由比較器的輸入信號(hào)決定。當(dāng)Vlatch信號(hào)為高電平時(shí)，M9、M12管截止，M5、M6導(dǎo)通，差分對(duì)開始工作，對(duì)（Vin+-Vin-）和（Vref+-Vref-）進(jìn)行比較，引起比較器左右兩個(gè)支路也即兩個(gè)輸出端的泄放電流不同，從而導(dǎo)致鎖存器發(fā)生翻轉(zhuǎn)，輸出比較結(jié)果，同時(shí)電源電流也被切斷。

由上面的分析可以看出，在整個(gè)比較過程中，功率消耗僅僅發(fā)生在轉(zhuǎn)換瞬間，其靜態(tài)功耗可以忽略不計(jì)；同時(shí)該比較器的輸入管在比較開始時(shí)工作在飽和區(qū)，具有較大的跨導(dǎo)，因此這種差分結(jié)構(gòu)的動(dòng)態(tài)比較器具有較高的速度和分辨率。仿真結(jié)果表明，該比較器在不同的仿真條件下失調(diào)電壓小于15mV，建立時(shí)間約為3ns，而功耗僅為0.2mW。

3 仿真結(jié)果與結(jié)論

本文基于0.18μm CMOS數(shù)?；旌瞎に嚹Ｐ?，使用Hspice對(duì)流水線可重構(gòu)ADC中的關(guān)鍵電路進(jìn)行了仿真，并使用Matlab對(duì)整個(gè)可重構(gòu)流水線ADC進(jìn)行了行為級(jí)仿真。表1總結(jié)了在不同的重構(gòu)控制配置信號(hào)下，即在不同采樣頻率和分辨率位數(shù)下，可重構(gòu)流水線ADC的有效位數(shù)。從表1可以看出，所設(shè)計(jì)的可重構(gòu)流水線ADC在給定的采樣頻率和分辨率位數(shù)下，都達(dá)到了設(shè)計(jì)要求。

本文在傳統(tǒng)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器基礎(chǔ)之上增加了一個(gè)重構(gòu)配置控制電路及其他部分電路，設(shè)計(jì)了一種可重構(gòu)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器。該模數(shù)轉(zhuǎn)換器可以根據(jù)輸入信號(hào)范圍及系統(tǒng)需要通過一個(gè)重構(gòu)配置控制信號(hào)來動(dòng)態(tài)地配置采樣頻率的大小及分辨率的位數(shù)，特別適用于多標(biāo)準(zhǔn)收發(fā)器中。在實(shí)際應(yīng)用中，根據(jù)輸入信號(hào)的頻率范圍及系統(tǒng)需要，可以通過重構(gòu)配置控制信號(hào)來配置ADC的采樣頻率和分辨率位數(shù)。

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