post simulation的仿真步驟總結(jié)

我就以一個(gè)簡(jiǎn)單的電路schematic為例（僅是說(shuō)明post sim），三個(gè)相同的電阻，一端連接vdda，一端是rout。體端是vssa，每個(gè)電阻的segment都是1。

這個(gè)簡(jiǎn)單的電路，后仿真發(fā)現(xiàn)，竟然有那么多寄生電阻，震驚。

以下是該schematic的layout，完全沒(méi)考慮mismatch等，只是簡(jiǎn)單串聯(lián)放置，外圍是guard ring，又是電阻的體端vssa。

layout畫完，跑完drc和lvs，接著跑pex后仿真，打開(kāi)run pex，如以下配置。首先，設(shè)置pex的rules文件，一般是后綴為xrc的文件，這個(gè)文件的位置在我們公司的項(xiàng)目對(duì)應(yīng)的目錄下。不在公司的同學(xué)，一般foundry的提供的pdk也都會(huì)有這個(gè)文件的。這里建議pex run directory更改為自己新建的單獨(dú)存在pex產(chǎn)生的log文件，不然默認(rèn)目錄可能會(huì)產(chǎn)生在你的home目錄，和其他文件混在一起很雜亂。

然后是inputs設(shè)置，這里layout和Netlist和LVS的設(shè)置是一樣的，不再贅述。

然后在inputs的H-cells這里的H-cells和x-cells文件路徑填寫進(jìn)去，foundry也會(huì)提供。

這兩個(gè)文件的作用是什么呢？就是將文件里的模塊內(nèi)部不在進(jìn)行寄生參數(shù)提取，而是當(dāng)作一個(gè)黑盒子看待。

然后outputs設(shè)置，Extrac tion Type選擇 Gate Level，提取類型我這里選擇的是R+C+CC，No Inductance不提取電感。Format選擇CALIBREVIEW,Files的路徑是pex生成的網(wǎng)表存在路徑，默認(rèn)是第一步Rules的run路徑，不過(guò)我建議自己再新建一個(gè)文件夾，專門存放pex網(wǎng)表，不會(huì)和pex的很多l(xiāng)og文件雜亂放置，因?yàn)閜ex網(wǎng)表有時(shí)候也是會(huì)研究的。

Format除了CALIBREVIEW還有其他，有人也用spectre進(jìn)行后仿真。這兩個(gè)各有利弊。CALIBREVIEW可以看到提取后的電路圖，方便觀察寄生的device，這點(diǎn)spectre做不到，但是spectre的設(shè)置比calibreview簡(jiǎn)單些。

PS：除了Gate Level還有Transistor Level、Hierarchical、ADMS幾種。其中ADMS用在數(shù)?；旌想娐愤M(jìn)行后仿時(shí)，很多人說(shuō)Gate Level用于數(shù)字電路的后仿，Transistor Level用于模擬電路的后仿。其實(shí)做模擬電路很少用Transistor Level的，因?yàn)樯傻臄?shù)據(jù)量太大，網(wǎng)表規(guī)模巨大導(dǎo)致仿真巨慢無(wú)比，還容易造成重復(fù)提取。

用的做多的還是Gate Level，將一些device進(jìn)行模塊化，不再提取這些device的寄生參數(shù)。

R+C+CC是最后經(jīng)常做的提取，代表提取節(jié)點(diǎn)寄生電阻、對(duì)地的寄生電容、couple電容。

單純提取R常用在低頻電路中，單純提取C+CC常用在較高頻電路中。模擬電路一般不做電感的提取。

不過(guò)再進(jìn)行R+C+CC之前首先會(huì)進(jìn)行一個(gè)Norc的提取，即不提取寄生電阻也不提取寄生電容，這種情況主要提取是一些二級(jí)效應(yīng)參數(shù)比如WPE和LOD，比如MOS的源漏面積，后仿和前仿真是有些差距的，如果layout問(wèn)題不大的情況下，Norc和前仿pre sim結(jié)果差不多，差得多就要找原因了。

最后直接Run PEX就可以了。RVE（results viewing environment）界面如下所示?？梢钥吹剑瑂chematic一共5個(gè)節(jié)點(diǎn)，符合schematic節(jié)點(diǎn)個(gè)數(shù)?？梢钥吹郊纳娮鑂 Count個(gè)數(shù)，以及C和CC的值。

比如，節(jié)點(diǎn)vdda，一共有18個(gè)寄生電阻，vssa更多達(dá)到75個(gè)，很神奇吧，這么簡(jiǎn)單的電路，vssa寄生電阻就有75個(gè)。

再打開(kāi)網(wǎng)表文件，具體可查看每個(gè)節(jié)點(diǎn)具體的寄生信息，比如節(jié)點(diǎn)vdda，第一行，104.69就是所有節(jié)點(diǎn)寄生電阻之和，可以通過(guò)下面的‘r’最后面的數(shù)字加起來(lái)就是104.69歐姆，后面兩個(gè)參數(shù)是C和CC的值。

有同學(xué)知道下圖的c_21_p這種代表啥嗎？在layout好像也不能對(duì)應(yīng)上具體哪根線，研究了一下也沒(méi)解決。

如果想要限制寄生節(jié)點(diǎn)的個(gè)數(shù)，可以在PEX Options選項(xiàng)的Reduction and CC設(shè)置電阻和電容的threshold，其中，COMBINE就是將閾值以下的相同的電阻或電容的節(jié)點(diǎn)合并到最近的節(jié)點(diǎn)，REMOVE就是閾值以下所有的寄生電阻或寄生電容去掉不提取，這樣減少了提取的節(jié)點(diǎn)個(gè)數(shù)，從而生成的網(wǎng)表不至于太大，而使得仿真速度慢。

對(duì)于稍大規(guī)模的電路，進(jìn)行R+C+CC的后仿真，速度其實(shí)很慢的，此時(shí)設(shè)置threshold就有必要了，比如小于1歐姆以下的寄生電阻不提取，當(dāng)然threshold的值也要結(jié)合電路實(shí)際進(jìn)行設(shè)置。

RUN成功后，彈出RVE界面的同時(shí)，也會(huì)彈出Calibre View Setup的window，如下圖。CalibreView Netlist File就是pex界面設(shè)置的pex網(wǎng)表存放路徑。Cellmap File就是calview.cellmap文件存放路徑。這個(gè)文件foundry提供的PDK會(huì)有，目的是說(shuō)明PEX網(wǎng)表和schematic的網(wǎng)表對(duì)應(yīng)關(guān)系。Calibre View Name就是給pex生成的calibre View命名，可自行定義。