高速ADC的正確布板、元件選擇及布局指南

本文詳細(xì)介紹了通常應(yīng)用于IF和基帶的高速模數(shù)轉(zhuǎn)換器(ADC)的正確布板、元件選擇及元件布局。文中以高分辨率、高速數(shù)據(jù)轉(zhuǎn)換器MAX12555系列為例，介紹了優(yōu)化電路設(shè)計(jì)、正確高速布板、旁路和去耦技巧、熱管理、元件選擇及布局。

本文可作為高速數(shù)據(jù)轉(zhuǎn)換器電路設(shè)計(jì)和布板建議的簡(jiǎn)明資源，是對(duì)高速數(shù)據(jù)轉(zhuǎn)換器及其評(píng)估板數(shù)據(jù)資料中電路設(shè)計(jì)和PCB布板信息的補(bǔ)充。用戶應(yīng)根據(jù)其特定應(yīng)用，仔細(xì)閱讀所有可用資源，以使器件在特定應(yīng)用中實(shí)現(xiàn)最優(yōu)性能。文中以14位模數(shù)轉(zhuǎn)換器(ADC) MAX12555為例，這些型號(hào)分別針對(duì)65Msps/80Msps/95Msps的采樣速率進(jìn)行了優(yōu)化，適合所有IF和基帶應(yīng)用。

本文分為三部分：一般性建議、電路設(shè)計(jì)建議、布板建議。

一般性建議概要介紹了如何在應(yīng)用中發(fā)揮器件的最佳總體性能，討論了一般情況下器件外圍元件的最佳布局，提出了有關(guān)物理PCB本身的建議。

電路設(shè)計(jì)建議介紹了最關(guān)鍵和最敏感引腳處元件的推薦值。

布板建議中詳細(xì)介紹了外圍元件布局，指出哪些元件應(yīng)放在頂層，哪些應(yīng)放在底層，同時(shí)還提供了有關(guān)PCB的附加信息。

請(qǐng)參考：

該系列ADC引腳排列見圖1，引腳功能說明見表1。評(píng)估(EV)板提供多種選擇，允許單端或差分時(shí)鐘輸入、單端或差分模擬信號(hào)輸入、內(nèi)部/外部基準(zhǔn)等，所以評(píng)估板(見圖2和圖3)使用的外圍元件和配置比正常應(yīng)用中多。圖4和圖5為評(píng)估板頂層和底層的絲印及元件布局。

圖1. MAX12555的引腳排列

表1. 引腳說明

引腳	名稱	功能
1	REFP	正基準(zhǔn)I/O。滿幅模擬輸入范圍為±(VREFP - VREFN) x 2/3，REFP通過一個(gè)0.1μF電容旁路至GND。REFP與REFN之間并聯(lián)一個(gè)1μF的電容和一個(gè)10μF電容。REFP和REFN間的1μF電容應(yīng)與器件位于同一側(cè)，并盡可能靠近器件。
2	REFN	負(fù)基準(zhǔn)I/O。滿幅模擬輸入范圍為±(VREFP - VREFN) x 2/3，REFN通過一個(gè)0.1μF電容旁路至GND。REFP與REFN之間并聯(lián)一個(gè)1μF的電容和一個(gè)10μF電容。REFP和REFN間的1μF電容應(yīng)與器件位于同一側(cè)，并盡可能靠近器件。
3	COM	共模電壓I/O。COM通過一個(gè)2.2μF電容旁路至GND。將2.2μF COM至GND的旁路電容盡可能靠近器件，可以放置在PCB另外一側(cè)，通過1個(gè)過孔與ADC連接。
4, 7, 16, 35	GND	地。所有地引腳與EP相連。
5	INP	同相模擬輸入。
6	INN	反相模擬輸入。
8	DCE	占空比均衡器輸入。DCE接低電平(GND)禁止內(nèi)部占空比均衡器。DCE接高電平(OVDD或VDD)使能內(nèi)部占空比均衡器。
9	CLKN	反相時(shí)鐘輸入。在差分時(shí)鐘模式(CLKTYP = OVDD或VDD)，差分時(shí)鐘信號(hào)接在CLKP與CLKN之間。在單端時(shí)鐘模式(CLKYP = GND)，單端時(shí)鐘信號(hào)接CLKP，CLKN接GND。
10	CLKP	同相時(shí)鐘輸入。在差分時(shí)鐘模式(CLKTYP = OVDD或VDD)，差分時(shí)鐘信號(hào)接在CLKP與CLKN之間。在單端時(shí)鐘模式(CLKYP = GND)，單端時(shí)鐘信號(hào)接CLKP，CLKN接GND。
11	CLKTYP	時(shí)鐘模式定義輸入，CLKTYP接GND時(shí)為單端時(shí)鐘輸入。CLKTYP接OVDD或VDD時(shí)為差分時(shí)鐘輸入。
12-15, 36	VDD	模擬電源輸入。VDD連至3.15V至3.60V電源。VDD通過一個(gè)≥2.2μF的電容并聯(lián)一個(gè)0.1μF電容旁路至GND。所有VDD引腳連至相同電位。
17, 34	OVDD	輸出驅(qū)動(dòng)器電源輸入。OVDD可連至1.7V至VDD的電源。OVDD通過一個(gè)≥2.2μF的電容并聯(lián)一個(gè)0.1μF電容旁路至GND。
18	DOR	數(shù)據(jù)超量程指示。DOR輸出用來指示模擬輸入電壓超量程。DOR為高電平時(shí)，表明模擬輸入電壓超出范圍。DOR為低電平時(shí)，表明模擬輸入電壓在量程以內(nèi)。
19	D13	CMOS數(shù)字輸出，第13位(MSB)。
20	D12	CMOS數(shù)字輸出，第12位。
21	D11	CMOS數(shù)字輸出，第11位。
22	D10	CMOS數(shù)字輸出，第10位
23	D9	CMOS數(shù)字輸出，第9位。
24	D8	CMOS數(shù)字輸出，第8位。
25	D7	CMOS數(shù)字輸出，第7位。
26	D6	CMOS數(shù)字輸出，第6位。
27	D5	CMOS數(shù)字輸出，第5位。
28	D4	CMOS數(shù)字輸出，第4位。
29	D3	CMOS數(shù)字輸出，第3位。
30	D2	CMOS數(shù)字輸出，第2位。
31	D1	CMOS數(shù)字輸出，第1位。
32	D0	CMOS數(shù)字輸出，第0位(LSB)。
33	DAV	數(shù)據(jù)有效輸出。DAV是輸入時(shí)鐘經(jīng)占空比補(bǔ)償校正后的單端輸出，DAV的典型應(yīng)用是將ADC的輸出數(shù)據(jù)鎖存至后端的數(shù)字電路。
37	PD	關(guān)斷輸入。將PD強(qiáng)制置高，器件進(jìn)入關(guān)斷模式。正常工作時(shí)PD置低。
38	REFOUT	內(nèi)部基準(zhǔn)電壓輸出。采用內(nèi)部基準(zhǔn)電壓時(shí)，REFOUT直接連至REFIN，或通過一個(gè)電阻分壓器設(shè)定REFIN輸入電壓。REFOUT通過一個(gè)≥0.1μF的電容旁路至GND。
39	REFIN	基準(zhǔn)電壓輸入。在內(nèi)部基準(zhǔn)模式和帶緩沖的外部基準(zhǔn)模式，REFIN通過一個(gè)≥0.1μF的電容旁路至GND。此時(shí)，VREFP - VREFN = VREFIN x 3/4。在無(wú)緩沖的外部基準(zhǔn)模式下，REFIN連至GND。
40	G/ /T	輸出格式選擇輸入。G/ /T接GND為二元補(bǔ)碼格式輸出。G/ /T接與OVDD或VDD為格雷碼格式輸出。
-	EP	裸焊盤。通過裸焊盤實(shí)現(xiàn)與地的低電感連接。將EP連至GND以保證設(shè)計(jì)性能。PCB頂層和底層的地平面通過多個(gè)過孔連接。

一般性建議

一般而言，采用帶整體地層和電源層的多層PCB可獲得最佳信號(hào)完整性。

MAX12555需要高速布板技術(shù)，包括裸焊盤可靠接地。

保持MAX12555模擬部分的內(nèi)層地平面完整性，空隙(void)必須最少。過孔交錯(cuò)排列，保持非常小的過孔間隙，將空隙減少到最低程度。另外，在關(guān)鍵元件下方應(yīng)布設(shè)完整的地，尤其是接引腳1和引腳2的REF電容、接引腳3 的COM旁路電容、接模擬信號(hào)輸入引腳5和引腳6的小電容。

將不同的輸入和輸出信號(hào)限定在不同的PCB層，如：所有模擬信號(hào)輸入位于X層、所有數(shù)字信號(hào)輸出位于Y層、所有時(shí)鐘信號(hào)位于Z層等。盡量將每一層夾在兩層地之間或使用微帶線。

使用與地相對(duì)的電源平面來減小信號(hào)感應(yīng)，將總體噪聲降至最低。功率走線應(yīng)寬一些，以降低IR壓降和電感。

對(duì)于GND和VDD (電源線)，建議采用多個(gè)18mil規(guī)格的過孔。

MAX12555的所有GND和裸焊盤(EP)必須連至同一地平面。MAX12555依靠EP實(shí)現(xiàn)與地的低電感連接，通過多個(gè)過孔連至指定地層。所需的過孔數(shù)量取決于孔的尺寸。作為指導(dǎo)原則，Maxim建議采用5 x 5 (總共25個(gè))矩陣的13mil規(guī)格的過孔。最少需要12個(gè)過孔。

MAX12555最關(guān)鍵的輸入、輸出是模擬信號(hào)輸入、基準(zhǔn)引腳、時(shí)鐘和數(shù)字輸出。最關(guān)鍵的引腳是1、2、3、5、6、9、10、38和39。

ADC周圍連接旁路電容和關(guān)鍵電容的走線應(yīng)盡可能的寬，以減小電阻和電感。建議采用寬度大于或等于10mil的走線。如果元件無(wú)法直接連至地平面，則其接地線應(yīng)盡可能寬。這還應(yīng)包括PCB設(shè)計(jì)中的接地?zé)岷副P。

如果旁路電容使用熱焊盤與GND連接，每個(gè)旁路電容使用兩個(gè)熱焊盤，GND端使用過孔以減小電感。

高速數(shù)字信號(hào)走線應(yīng)遠(yuǎn)離敏感的模擬信號(hào)線、時(shí)鐘線、REFP (引腳1)和REFN (引腳2)。

所有信號(hào)線(包括REFP和REFN)都應(yīng)盡可能短并且避免90°折線。

確保差分模擬輸入網(wǎng)絡(luò)對(duì)稱，并且所有寄生效應(yīng)是均衡的。

所有旁路電容應(yīng)盡可能靠近器件，最好在PCB同側(cè)，可采用表貼器件減小電感(在下面的布板建議中有更詳細(xì)的介紹)

通常所有GND旁路過孔尺寸應(yīng)為18mil。

為實(shí)現(xiàn)最佳性能，需要獨(dú)立的模擬和數(shù)字電源。

MAX12555可接受差分或單端時(shí)鐘輸入。

MAX12555可接受差分或單端模擬輸入，差分輸入可提供最佳性能。

EP作為器件的主要接地途徑，必須正確連接到指定地平面。

使用地線“隔離”ADC電路和PCB上的其它任何相鄰電路。例如：一個(gè)PCB上有多個(gè)ADC時(shí)，利用地平面將每個(gè)ADC的相關(guān)電路隔離開來。

電路設(shè)計(jì)建議

(引腳1，REFP)：通過一個(gè)位于PCB頂層的高頻陶瓷電容(最大1.0μF)將REFP旁路至GND。所有REFP走線應(yīng)盡可能短。

(引腳2，REFn)：通過一個(gè)位于PCB頂層的高頻陶瓷電容(最大1.0μF)將REFP旁路至GND。所有REFP走線應(yīng)盡可能短。

(引腳1，REFP和引腳2，REFN)：REFP和REFN之間并聯(lián)兩個(gè)容值分別為10μF和1μF的高頻陶瓷電容。與引腳1和引腳2連接的任何電容都必須具有良好的高頻性能。

(引腳3，COM)：COM通過一個(gè)高頻性能良好的2.2μF陶瓷旁路至GND。

(引腳5 & 6，INP & INN)：為獲得最佳總體AC性能，這些引腳與地之間都應(yīng)接并聯(lián)電容，容值依應(yīng)用而定，范圍為5.6pF到12pF。這些電容值可被包含在任何驅(qū)動(dòng)ADC的抗混疊濾波器諧振電路中，并且應(yīng)被放在電路板頂層。

(引腳12-15，36，VDD)：使用高頻性能良好的0.1μF和2.2μF陶瓷電容各一個(gè)并聯(lián)，將VDD旁路至GND。

(引腳17，34，OVDD)：使用高頻性能良好的0.1μF和>2.2μF陶瓷電容各一個(gè)并聯(lián)，將OVDD旁路至GND。

(引腳19-32，D13-D0)：包括數(shù)據(jù)輸出引腳與各自負(fù)載的串聯(lián)電阻。這些電阻可限制從輸出邏輯驅(qū)動(dòng)器進(jìn)入芯片內(nèi)部GND的高頻邊沿電流。選定的阻值與負(fù)載電容一起產(chǎn)生的RC時(shí)間常數(shù)約為1ns。Maxim公司采用非常小而且低成本的電阻陣列，基本是多只0402電阻構(gòu)成一組。評(píng)估板使用的是Panasonic公司的EXB-2HV-221J。

(引腳38，REFOUT)：采用內(nèi)部基準(zhǔn)時(shí)，REFOUT直接與REFIN連接，或通過一個(gè)電阻分壓器設(shè)定REFIN輸入電壓。REFOUT通過一個(gè)高頻性能良好、≥0.1μF的陶瓷電容旁路至GND。

(引腳39，REFIN)：在內(nèi)部基準(zhǔn)模式和帶緩沖的外部基準(zhǔn)模式，REFIN通過一個(gè) ≥0.1μF的電容旁路至GND。在無(wú)緩沖的外部基準(zhǔn)模式下，REFIN連至GND。

圖2. 評(píng)估板器件原理圖

圖3. 評(píng)估板模擬部分原理圖

布板建議

將MX12555放置在PCB頂層。

接著，在引腳1與引腳2之間放置一個(gè)1μF電容。該電容應(yīng)位于PCB頂層，并且盡量靠近這兩個(gè)引腳。REFP和REFN (引腳1、2)之間跨接的電容應(yīng)在制造公差允許范圍內(nèi)盡量靠近DUT。

下一步，放置引腳1至地和引腳2至地的旁路電容。這些電容應(yīng)盡可能靠近共用的1μF電容，同時(shí)用過孔將電容的GND一端與指定模擬地相連(也與器件EP相連)。如果第二層有一個(gè)地平面，則該地平面應(yīng)延伸到這三個(gè)器件的下方以減少引腳1和引腳2上的電感。對(duì)于REFP和REFN旁路電容的接地過孔，Maxim公司采用18mil的鉆孔直徑，選擇較大尺寸是因?yàn)檫^孔電鍍后會(huì)減小3mil?？椎淖罱K尺寸應(yīng)為約為15mil。

接下來，在引腳1與引腳2之間放置一個(gè)10μF電容。如果頂層沒有足夠空間安裝此電容，也可以像評(píng)估板那樣把它放在PCB底層，利用過孔傳輸信號(hào)。該電容與器件引腳間的走線總長(zhǎng)應(yīng)減至最小。

與引腳1和引腳2連接的走線應(yīng)盡可能短，并且應(yīng)當(dāng)是匹配的。即：它們應(yīng)當(dāng)是對(duì)稱的，而且長(zhǎng)度應(yīng)相同。

接著，放置引腳3至GND的2.2μF電容，盡可能靠近器件。如果需要，該電容可放在PCB底層，采用13mil過孔與引腳3連接。走線應(yīng)盡可能短。

所有GND引腳(引腳4、7、16和35)應(yīng)與MAX12555器件下方的覆銅相連。

應(yīng)遵循以下原則：正確連接MAX12555的EP與指定接地層(最好是第二層)，需要使用足夠多的過孔以降低電感，過孔數(shù)量取決于孔的尺寸。作為指導(dǎo)原則，Maxim公司建議采用5 x 5 (總共25個(gè))的13mil過孔矩陣，最小過孔尺寸應(yīng)為12mil。

模擬輸入應(yīng)是均衡的。也就是說，從驅(qū)動(dòng)源(放大器和濾波器等)到差分輸入端的走線應(yīng)該等長(zhǎng)，元件布局應(yīng)相互對(duì)稱，這樣，所有的寄生參數(shù)才會(huì)均衡。走線長(zhǎng)度應(yīng)盡可能短，以降低電感、減小干擾。

將輸入引腳5和引腳6的旁路電容放置在PCB頂層靠近器件引腳的位置，盡量減小走線長(zhǎng)度。

應(yīng)使用某一層(最好是第二層)作為可靠的模擬接地層，推薦使用過孔陣列將其與MAX12555的EP連接。

時(shí)鐘布線建議(引腳9和引腳10)：

時(shí)鐘輸入與模擬輸入和基準(zhǔn)一樣敏感。應(yīng)像對(duì)待模擬信號(hào)那樣對(duì)時(shí)待時(shí)鐘信號(hào)。避免將時(shí)鐘線靠近任何數(shù)字輸出信號(hào)線。如果板上有多個(gè)ADC，則需隔離時(shí)鐘線對(duì)，以盡量降低噪聲并減小來自其它ADC的干擾。時(shí)鐘信號(hào)線不應(yīng)與數(shù)字輸出信號(hào)線布在同一層。如果布在同一層，應(yīng)盡量使這兩類信號(hào)線之間保持較大間距，并在這兩類信號(hào)線之間布隔離的GND，以降低可能產(chǎn)生的任何耦合。建議采用典型值為1.4VP-P的差分時(shí)鐘輸入，這是器件的特性之一。但時(shí)鐘輸入信號(hào)擺幅的峰值并不是最重要的，保證快速上升和下降時(shí)間的擺率更重要。另外，內(nèi)部差分放大器可提供增益，對(duì)信號(hào)進(jìn)一步整形。評(píng)估板采用一個(gè)中心抽頭變壓器放大時(shí)鐘輸入，以確保快速上升和下降時(shí)間，然后再用二極管將擺幅限制在1.4VP-P。對(duì)于單端時(shí)鐘信號(hào)來說，邊沿應(yīng)較陡，并且滿足數(shù)據(jù)資料規(guī)定的最高和最低電壓要求，即邏輯高電平最低為0.8VDD，邏輯低電平最高為0.2VDD。時(shí)鐘共模電壓(1/2VDD)由內(nèi)部提供。推薦的接口電路/驅(qū)動(dòng)器邏輯：任何邏輯輸入，包括CMOS、LVPECL、LVDS都可用于驅(qū)動(dòng)時(shí)鐘輸入。對(duì)于高頻輸入信號(hào)的應(yīng)用，建議采用非常高速的LVPECL時(shí)鐘分配電路，如MAX9320 PECL緩沖器。

引腳12-15，36，VDD：最好將0.1μF的旁路電容放在器件引腳旁。

引腳17，34，OVDD：最好將0.1μF的旁路電容放在器件引腳旁。

數(shù)據(jù)線(引腳19至引腳32)：對(duì)于輸出數(shù)椐引腳，從ADC到緩沖器或負(fù)載IC的走線應(yīng)盡量短。串聯(lián)電阻盡可能靠近ADC，為確保最佳性能，總負(fù)載電容應(yīng)等于10pF。而保證緩沖器或負(fù)載IC的地與MAX12555的EP可靠連接，對(duì)于實(shí)現(xiàn)最佳的AC性能非常重要。如果將數(shù)椐線布在頂層或底層(采用微帶線技術(shù))，則相鄰層必須是地層，以形成有效傳輸線。如果將數(shù)據(jù)線布在內(nèi)層(采用帶狀線技術(shù))，則其相鄰各層必須為地電位以形成有效傳輸線。數(shù)字信號(hào)輸出應(yīng)緊密排列在單一總線內(nèi)以控制電流回路。另外，盡量減小MAX12555與數(shù)字負(fù)載間的接地層空隙(由數(shù)字信號(hào)過孔產(chǎn)生)，當(dāng)數(shù)據(jù)線進(jìn)入內(nèi)層時(shí)，過孔應(yīng)交錯(cuò)排列。

REFOUT和REFIN (引腳38和引腳39)的旁路電容必須靠近器件引腳，使用短的走線直接與器件接地層相連。