21世紀(jì)初，半導(dǎo)體工業(yè)將從基于模擬的設(shè)計(jì)轉(zhuǎn)向具有更高晶體管密度的數(shù)字設(shè)計(jì)。隨著這種增長，人們還預(yù)測模擬將被淘汰，而數(shù)字將成為SoC的設(shè)計(jì)選擇。

目前，隨著晶體管技術(shù)縮小到7nm以下，對高速接口（如112gbps或更高）更快接口的要求變得非常重要。在數(shù)字領(lǐng)域設(shè)計(jì)這樣的高速接口是非常具有挑戰(zhàn)性的，因?yàn)樵谙冗M(jìn)的技術(shù)中，電源電壓隨著功率限制的加強(qiáng)而減小。這些因素對在SoC設(shè)計(jì)中使用純數(shù)字設(shè)計(jì)電路（如I/O、PLL、DLL等）提出了挑戰(zhàn)。

新興的應(yīng)用，如人工智能（AI）、高性能計(jì)算（HPC）、高速網(wǎng)絡(luò)等，在SoCs中增加了多種跨功能的特性。為了實(shí)現(xiàn)這些特性，設(shè)計(jì)人員正在利用RTL邏輯、標(biāo)準(zhǔn)單元設(shè)計(jì)、物理設(shè)計(jì)、復(fù)雜的DRC規(guī)則和雙模式方法中的優(yōu)化技術(shù)。但是這些優(yōu)化技術(shù)在I/O設(shè)計(jì)方面遇到了困難。因此，工業(yè)界迫切需要先進(jìn)的模擬/混合信號設(shè)計(jì)技術(shù)。

平衡:數(shù)字和模擬

早期對聲音、光、溫度、位置、心跳等信號處理的預(yù)測僅僅是模擬驅(qū)動(dòng)的，其他的則是數(shù)字的，但是在當(dāng)今的場景中已經(jīng)不再有效。這是因?yàn)橐?guī)范中提到了嚴(yán)格的窄帶限制，因?yàn)閒op（工作頻率）的順序有所增加。因此，許多應(yīng)用程序更喜歡模擬頂置設(shè)計(jì)，而不是數(shù)字頂置設(shè)計(jì)。高級接口如HBM、LPDDR、高速D2D SerDes等都采用了模擬頂層設(shè)計(jì)。因此，在根據(jù)需求和實(shí)現(xiàn)確定設(shè)計(jì)規(guī)范之前，模擬和數(shù)字之間必須有一個(gè)沖突。

模擬設(shè)計(jì)亞7nm技術(shù):關(guān)鍵問題與解決方案

1.低電源電壓

隨著通道長度的縮短，電源電壓將從3.3V降到0.7V，并有望進(jìn)一步下降。這為晶體管（數(shù)字和模擬）施加了更低的過驅(qū)動(dòng)問題。在模擬設(shè)計(jì)中，通過定義初始條件的預(yù)充電節(jié)點(diǎn)的實(shí)現(xiàn)克服了這一問題，使設(shè)計(jì)在低過驅(qū)動(dòng)下工作。

2.變化的跨導(dǎo)率

跨導(dǎo)在電壓范圍內(nèi)不是恒定的，隨著通道長度的減小，偏置成為關(guān)鍵的解決方案。在模擬設(shè)計(jì)中，這個(gè)問題通過使用更高的通道長度和顯著的VDS (~3X超速)來解決。這在數(shù)字設(shè)計(jì)中是不可能的，因?yàn)槲覀冏詣?dòng)使用最小長度(自動(dòng)化)。

3.高閾值電壓

與較老的技術(shù)節(jié)點(diǎn)相比，閾值電壓（VTH）接近電源電壓的50%（較老的節(jié)點(diǎn)約為20%）。閾值電壓w.r.t電源電壓的增加在電路設(shè)計(jì)方面是非常具有挑戰(zhàn)性的，因?yàn)榭捎玫碾妷汉苌?，所以設(shè)計(jì)預(yù)計(jì)將以非常高的速度工作。為了克服較高閾值電壓的影響，基于模擬的設(shè)計(jì)使用上拉和下拉晶體管。

亞7nm技術(shù)設(shè)計(jì)的實(shí)施挑戰(zhàn)與策略

數(shù)字化實(shí)施挑戰(zhàn)

1.數(shù)字化實(shí)現(xiàn)基于腳本和自動(dòng)化。腳本增強(qiáng)并不經(jīng)常出現(xiàn)，相同的腳本使用的時(shí)間更長。腳本所有者的個(gè)性化知識在自動(dòng)化流程中起著關(guān)鍵作用。

2.在數(shù)字領(lǐng)域?qū)崿F(xiàn)較小的偏移仍然是一個(gè)相當(dāng)大的挑戰(zhàn)，尤其是50ps的偏移是非常不可能的目標(biāo)，也是4Gbps及以上高速SoC設(shè)計(jì)的常見要求目標(biāo)。

3.數(shù)字電視中的EM/IR問題是基于腳本質(zhì)量的。為了改善IR-drop和/或EM問題，除了基于領(lǐng)域的專業(yè)知識外，還必須具備自動(dòng)化專業(yè)知識。

4.在數(shù)字技術(shù)中，APR工具的應(yīng)用越來越受到重視，因?yàn)閷ψ罴押蛢?yōu)化的布局、布線和電源網(wǎng)結(jié)構(gòu)的要求是非常重要的。

高級模擬實(shí)現(xiàn)策略

1.預(yù)充電方法，使先進(jìn)的片上架構(gòu)能夠使用“初始條件”來實(shí)現(xiàn)更高的性能。

2.寄生匹配的定制布局有助于實(shí)現(xiàn)物理設(shè)計(jì)和時(shí)序閉合的易傾斜/抖動(dòng)目標(biāo)。

3.精確的模擬器或系統(tǒng)級SI/PI簽署，用于完整的2.5D SiP。

4.實(shí)現(xiàn)和簽核之間的精確關(guān)聯(lián)，從而導(dǎo)致更快的設(shè)計(jì)收斂。

5.對路徑延遲、串?dāng)_和線延遲的精確預(yù)測。

模擬和混合信號-設(shè)計(jì)挑戰(zhàn)與支持

亞7nm技術(shù)的晶體管提高了器件的功能密度，但當(dāng)涉及到設(shè)計(jì)模擬電路時(shí)，過程是復(fù)雜的。這種小型晶體管能承受最高達(dá)1V的較小電源電壓。模擬電路的工作要求為+/-5 V（在較舊節(jié)點(diǎn)中），其比例可縮小到：（i）3.3 V（ii）1.8 V（iii）1.2 V（iv）0.75 V；預(yù)計(jì)未來，亞7nm技術(shù)技術(shù)規(guī)模將縮小，未來預(yù)測為0.5V甚至0.2V。這種電源電壓的降低不僅影響模擬電路，而且還降低了數(shù)字設(shè)計(jì)的能耗。然而，模擬電路電源電壓的降低增加了其對噪聲/干擾的敏感性，降低了信號質(zhì)量。此外，由于晶體管的較小，不匹配會導(dǎo)致隨機(jī)偏置誤差、更多的閃爍噪聲（1/f）和較差的增益性。

數(shù)字和模擬信號交換-必要的

隨著ASIC中wires/mm的日益增加，所有現(xiàn)有的架構(gòu)和設(shè)計(jì)技術(shù)都停止了工作，因此需要新的設(shè)計(jì)思路，如為實(shí)現(xiàn)更高的速度、為避免串?dāng)_而定制設(shè)計(jì)/布局對節(jié)點(diǎn)進(jìn)行預(yù)充電等。

先進(jìn)技術(shù)的縮放技術(shù)為模擬電路的設(shè)計(jì)提供了新的途徑。在納米級工藝中，晶體管將無法處理大電壓，但本質(zhì)上開關(guān)速度非常快。這允許設(shè)計(jì)者在晶體管級為模擬功能引入不同的信號表示。用延時(shí)代替?zhèn)鹘y(tǒng)的電壓或電流來表示模擬信息。這為探索新電路提供了一系列機(jī)會。

此外，在先進(jìn)的技術(shù)下，即使在處理模擬信息時(shí)，切換也會更快。事實(shí)上，模擬電路是用傳統(tǒng)的數(shù)字塊構(gòu)建的，比如開關(guān)或環(huán)形振蕩器。

再次采用工業(yè)模擬技術(shù)!

模擬電子學(xué)領(lǐng)域正在經(jīng)歷一個(gè)非常激動(dòng)人心的時(shí)期。電子領(lǐng)域的數(shù)字革命使得模擬變得更加必要。移動(dòng)設(shè)備充滿了模擬接口和模擬傳感器，它們的數(shù)量隨著每一代新產(chǎn)品的增加而增加。物聯(lián)網(wǎng)(IoT)應(yīng)用需要大量的傳感器(模擬和數(shù)字)進(jìn)行采集和處理數(shù)據(jù)，并受到功耗和成本的限制。模擬設(shè)計(jì)人員解決這種復(fù)雜的限制為通過持續(xù)革命在行業(yè)中產(chǎn)生影響提供了大量機(jī)會。

作者:

Santosh Narawade (main author), Jithin K (Co-author), Rahul K (Co-Author)

審核編輯：黃飛