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一、用Design Entry CIS（Capture）設(shè)計(jì)原理圖

1、創(chuàng)建工程

file--》new--》project ；輸入工程名稱，指定工程放置路徑；

2、設(shè)置操作環(huán)境Options--》Preferencses：

顏色：colors/Print

格子：Grid Display

雜項(xiàng)：Miscellaneous

常取默認(rèn)值

3、配置設(shè)計(jì)圖紙：

設(shè)定模板：Options--》Design Template：（應(yīng)用于新圖）

設(shè)定當(dāng)前圖紙Options--》Schematic Page Properities

4、創(chuàng)建元件及元件庫

File--》New Library --》選擇要添加到的工程

Design --》New Part.（或者在Library處右擊選擇New Part）

（1）Homogeneous：復(fù)合封裝元件中（多個(gè)元件圖組成時(shí)）每個(gè)元件圖都一樣（default適用于標(biāo)準(zhǔn)邏輯）

（2）Heterogeneous：復(fù)合封裝元件（多個(gè)元件圖組成時(shí)）中使用不一樣的元件圖（較適用于大元件）

一個(gè)封裝下多個(gè)元件圖，以View ext part（previous part）切換視圖 元器件封裝：

（1）place --》line畫線，用來畫封裝外形；

（2）place--》pin放置管腳；放單個(gè)或多個(gè)；

不同類型的管腳選擇的type不同；

5、繪制原理圖

（1）放置電器

Place--》part ；可以從設(shè)計(jì)緩存中，活著元件庫，軟件自帶元件庫，中選擇；選擇Add Library增加元件庫；

電源和地（power gnd）從右邊工具欄中選擇；

（2）連接線路 wire

bus：與wire之間必須以支線連接，并以網(wǎng)標(biāo)（net alias）對(duì)應(yīng)（wire:D0，D1.。。.D7;bus:D［0..7］） 數(shù)據(jù)總線和數(shù)據(jù)總線的引出線必須定義net alias

? ? ? （3）Schematic new page （可以多張圖：

單層次電路圖間，以相同名稱的“電路端口連接器”off-page connector連接

多層次式電路圖：以方塊圖（層次塊Hierarchical Block.。。）來代替實(shí)際電路的電路圖，以相同名稱Port的配對(duì)內(nèi)層電路，內(nèi)層電路之間可以多張，同單層連接

（4）PCB層預(yù)處理

編輯元件屬性

在導(dǎo)入PCB之前，必須正確填寫元件的封裝（PCB Footprint） 參數(shù)整體賦值（框住多個(gè)元件，然后Edit Properties），出現(xiàn)如圖所示的property editer； 編輯pcb footPrint（與allegro pcb中的元器件的封裝名稱相一致）；part Perference是網(wǎng)表導(dǎo)入allegro pcb后的元器件名稱；還能進(jìn)行其他屬性編輯；還可添加其他需要的屬性；

（6）分類屬性編輯

Edit Properties--》New ColumnClass:IC（IC，IO，Discrete三類，在PCB中分類放置） 放置定義房間（Room） Edit Properties--》New ColumnRoom 添加文本和圖像

添加文本、位圖（Place.。。）

6、 原理圖繪制的后續(xù)處理

（切換到項(xiàng)目管理器窗口，選中*.DSN文件，然后進(jìn)行后處理————DRC檢查、生成網(wǎng)表及元器件清單）

（1）設(shè)計(jì)規(guī)則檢查（Tools--》Design Rules Check.。。）

Design Rules Check

scope（范圍）：entire（全部）/selection（所選）

Mode（模式）：occurences（事件：在同一繪圖頁內(nèi)同一實(shí)體出現(xiàn)多次的實(shí)體電路） instance（實(shí)體：繪圖頁內(nèi)的元件符號(hào)） Action（動(dòng)作）：check design rules/delete DRC Report（報(bào)告）：

Create DRC markers for warn（在錯(cuò)誤之處放置警告標(biāo)記） Check hierarchical port connection（層次式端口連接） Check off-page connector connection（平坦式端口連接） Report identical part referenves（檢查重復(fù)的元件序號(hào)） Report invalid package （檢查無效的封裝）

Report hierarchical ports and off-page connector（列出port和off-page 連接） Check unconnected net Check SDT compatible Report all net names

（2）元件自動(dòng)編號(hào)（Tools --》Annotate）

scope（范圍）：Update entire design/selection

Action：Incremental reference update 增長的自動(dòng)編號(hào)

unconfitional reference update

reset part reference to “？” 將編號(hào)重置為“？”；

Add/delete Intersheet Reference（在分頁圖紙的端口的序號(hào)加上/刪除圖紙的編號(hào)） Reset reference numbers to begin at 1 each page原理圖每個(gè)頁重置編號(hào)從1開始

（3）自動(dòng)更新器件或網(wǎng)絡(luò)的屬性（Tools--》Update Properties.。。）

7、生成網(wǎng)表

在原理圖檢查無誤后

Tools--》Create NetLists生成網(wǎng)表；

二、Cadence PCB editor繪制PCB板

步驟：焊盤設(shè)計(jì)，零件封裝→創(chuàng)建電路板，機(jī)械結(jié)構(gòu)尺寸層疊結(jié)構(gòu)預(yù)定義→導(dǎo)入網(wǎng)表→設(shè)定電器規(guī)則線寬線距→布局布線→布線后調(diào)整零件編號(hào)，絲印，DRC檢查→設(shè)計(jì)輸出gerber文件Drill文件圖紙

1、Cadence SPB15.7 Pad Designer畫電子元器件的焊盤；

（1）File--》New創(chuàng)建文件

2）層的定義：BEGIN Layer（Top）層：REGULAR-PAD ＜ THERMAL-PAD ＝ ANTI-PAD END LAYER（同BEGIN，常用copy begin layer， then paste it）

TOP SOLDERMASK：只定義REGULAR-PAD ，大于（Begin layer層regular-pad，約為1.1~1.2倍）

BOTTOM SOLDERMASK（同Top soldermask，常用Top soldermask， then paste it）

PASTEMASK _TOP（同BEGIN，常用copy begin layer， then paste it） 設(shè)置高度，寬度，偏移坐標(biāo)原點(diǎn)的x，y值；

（3）A：規(guī)則的焊盤可以在Geometry中選擇圓形，正方形，長方形，橢圓形等； B：不規(guī)則焊盤需要導(dǎo)入設(shè)計(jì)好的圖形；

圖形通過Allegro PCB Editer設(shè)計(jì)； File --》new --》shape symbol；

設(shè)計(jì)好begin層和soldermask_top層的圖形后設(shè)置放置路徑setup--user preference editer選擇Design_paths

Cadence PCB editor零件封裝 手工建立元件（主要包含四項(xiàng)：

PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes：SilkScreen/Display）

注意：元件應(yīng)放置在坐標(biāo)中心位置，即（0，0）

（1）、File →new→package symbol

（2）、設(shè)定繪圖區(qū)域：Setup →Drawing size →Drawing parameter.。。

設(shè)置柵格點(diǎn)：setup →Grids；

（3）、添加pin：選擇padstack ，放置。放置前先設(shè)置方向，坐標(biāo)，編號(hào)。 （4）、添加元件外形：（Geometery）

*絲印層Silkscreen：AddLine（OptionActive:package geometery;subclass:silkscreen_top） *裝配外框Assembly：AddLine（OptionActive:package geometery;subclass:Assembly_top） （5）、添加元件范圍和高度：（Areas）

*元件范圍Boundary:Setup →Areas →package boundary.。。。

Add Line（OptionActive Class:Package geometry;subclass:Package_bound_top） *元件高度Height:Setup →Areas →package Height.。。。

Add Line（OptionActive Class:Package geometry;subclass:Package_bound_top） （6）、添加封裝標(biāo)志：（RefDes）LayoutLabelsResDs.。。）

*底片用封裝序號(hào)（ResDes For Artwork）：Pin1附近（。。.RefDes:Silkscreen_Top） *擺放用封裝序號(hào)（ResDes For Placement）：封裝中心附近（。。.RefDes:Display_Top） *封裝中心點(diǎn)（Body center）：指定封裝中心位置（Add →Text →Package Geometery:Boby_centre）

2、創(chuàng)建電路板

（1）、file→new→broad

（2）、基本設(shè)置（同零件封裝基本設(shè)置）；

（3）、繪制外框（outline）：Options→Board geometry:outline

（4）、添加定位孔

（5）、傾斜拐角：（dimension chamfer）

（6）、設(shè)定走線區(qū)域：shape→polygon.。.option route keepin:all

（7）、設(shè)置擺放元件區(qū)域：Editz-copy shape.。.options package keepin:all;

（8）、設(shè)置不可擺放元件區(qū)域：setup→areas→package keepout

（9）、設(shè)定不可走線區(qū)域：setup→areas route keepout

3、設(shè)置約束規(guī)則

（1）、Allegro中設(shè)置約束規(guī)則（Setup→Constraints.。）Spacing Rules和 Physical Rules

（2）、設(shè)置默認(rèn)規(guī)范。。.setup→constraints →set standard value

（3）、設(shè)置和賦值高級(jí)間距規(guī)范 ： 設(shè)定間距規(guī)范值：set value

設(shè)定間距的Type屬性：Edit→Properties

（4）、設(shè)置和賦值高級(jí)物理規(guī)范 ：（基本同上） 設(shè)定物理規(guī)范值：

（5）、建立設(shè)計(jì)規(guī)范的檢查（setup constraits.。。 ）

4、導(dǎo)入網(wǎng)表

File→ Import →logic；

5、布局布線

1、手動(dòng)擺放元件：Placemanually.。。。。。

查看元件屬性：DisplayElemant;;FindComps;單擊要查看屬性的元件

2、自動(dòng)擺放元件：PlaceQuick Place.。。。。。 3、隨機(jī)擺放：EditMove.。。

4、自動(dòng)布局：Place auto Place 網(wǎng)格：Top Grid.。

設(shè)置元件進(jìn)行自動(dòng)布局的屬性：EditProperties Find 。.more.。

5、設(shè)定Room：

設(shè)定Room:add rectangle;options board geometry op room 給Room定義名字;Add ext;options board geometry op room

定義該Room所限制的特性和定義某些元件必須放置在該Room中：

定義Room所限制的特性：Edit Properties;選中Room；Edit properties;Room_type=hard（指定room的元件必須放Room中）

定義放入Room中的元件：Edit properties;

6、擺放調(diào)整（Move、Mirror、Spin）

7、交換（swap）（配合原理圖使用，比較少用）

8、未擺放元件報(bào)表（ToolReport.。。）

9、已擺放元件報(bào)表（ToolReport.。。）

6、Allegro 產(chǎn)生鉆孔文件

（1）、設(shè)置鉆孔參數(shù) Manufacture-》NC-》NC Parameters Paraeter file ： 參數(shù)文件所在路徑（默認(rèn)nc_param.txt） Output file： 輸出文件內(nèi)容設(shè)置（默認(rèn)設(shè)置就ok） Exellon format鉆孔文件輸出使用的格式

format ：2.3

（2表示小數(shù)點(diǎn)前面為2位，3表示小數(shù)點(diǎn)后面為3位） offset ： 輸出的坐標(biāo)值和pcb的坐標(biāo)值的差距 coordinates ：

絕對(duì)坐標(biāo)和增量坐標(biāo) Output units ：

輸出的那位英制或公制 leading

（2）、產(chǎn)生鉆孔文件 Manufacture-》NC-》NC Drill.。。 root file name ： 鉆孔文件的名字和路徑

Scale factor ： 鉆孔比例因子（建議不要設(shè)置） Tool sequence ： 鉆孔工具遞增或遞減

Auto tool select ：自動(dòng)選擇工具 Drilling ：

Layer pair （全為通孔） By layer （有盲孔或埋孔）

（3）Drill、 產(chǎn)生過孔文件

（4）View Log： 查看鉆孔記錄 可能出現(xiàn)的警告： WARNING： Design precision is greater than that of the drill output file data. Data rounding errors are very possible. 解決方案：

Manufacture-》NC-》NC Parameters-》Exellon format-》format ： 3.6（報(bào)錯(cuò)原因過孔精度不足，提高過孔精度）

WARNING： This design contains 1 slot holes that can NOT be drilled. They can be processed by NC routing instead. 解決方案： Manufacture-》NC-》NC route（產(chǎn)生不規(guī)則鉆孔，警告可忽略）產(chǎn)生rou文件 （5）產(chǎn)生鉆孔表 Manufacture-》NC-》NC Legend



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