I2C 匯流排在電子產(chǎn)品中，很常見的一種匯流排，它的好處就是只需要兩條線，就可以并聯(lián)很多 IC 進(jìn)行控制。但因為多裝置（Device） 及開路集極（Open drain）的架構(gòu)，常使I2C 匯流排除錯工作變得困難。 本文將提出一些實際的應(yīng)用案例，并使用邏輯分析儀（Logic Analyzer）之各項功能，來協(xié)助排除問題。

　　使用轉(zhuǎn)態(tài)儲存進(jìn)行長時間資料紀(jì)錄

　　在 I2C匯流排訊號發(fā)生異常時，常無法明確的知道是哪個裝置出錯。因此，無法用設(shè)定觸發(fā)的方式來做問題點的定位。使用者多半會考慮先把所有的波形都擷取回來再慢慢分析。但邏輯分析儀基本是以采樣的方式擷取訊號，不管訊號有沒有改變，都會隨著采樣擷取動作的進(jìn)行，而不斷地消耗記憶體。而轉(zhuǎn)態(tài)儲存（Transitional Storage）功能是一種波形資料的儲存模式，只在波形轉(zhuǎn)態(tài)（Transition）的時候才將波形資料儲存起來，這樣當(dāng)資料不轉(zhuǎn)態(tài)時，邏輯分析儀就可以持續(xù)的等候且不存任何資料到記憶體內(nèi)。相對于每個采樣點都存一次資料的作法，轉(zhuǎn)態(tài)儲存將可以記下更多的資料。由于I2C 的傳輸速度如下表一，整體來看速度都不會很快。 因此會非常地適合使用轉(zhuǎn)態(tài)儲存，來拉長可儲存的時間。

　　利用I2C觸發(fā)來定位問題點

　　舉例來說，電路板上I2C 匯流排連接了裝置 A 與裝置 B，但在長時間燒機(jī)測試（Burn-In Test）的過程中，I2C 匯流排發(fā)生錯誤的問題。已知的現(xiàn)象是當(dāng)發(fā)生錯誤時，I2C 匯流排上會出現(xiàn)無效的位址（Address），并且燒機(jī)的過程中會出現(xiàn)數(shù)次。 如何能利用邏輯分析儀來做做問題厘清？ 這樣的問題，若想把所有的波形資料都抓下來，其實是有困難的。 因為出現(xiàn)問題的時間點及次數(shù)都很不一定，且長達(dá)好幾天的燒機(jī)測試也使得把所有的資料都 Log 下來顯得不切實際，又必須在大量的資料中尋找問題點。也是相當(dāng)費時費力的工作。

　　因此，可采用邏輯分析儀中的I2C 觸發(fā)功能來進(jìn)行定位。首先，先把裝置 A（Addr:12h） 與裝置 B （Addr:34h）的有效位址輸入。 然后讓邏輯分析儀找出不符合上述兩個條件的地址。實際設(shè)定如圖一所示。

　　然后再搭配邏輯分析儀擷取波形后自動儲存功能，就很在燒機(jī)的過程中，每次觸發(fā)成功就存檔，之后再檢視存檔波形之觸發(fā)點即可。善用I2C 觸發(fā)功能可以快速的協(xié)助波形定位，會比資料抓得多來的有意義很多。同樣的，善用整個使用I2C 參數(shù)來做為觸發(fā)條件，例如地址符合或資料符合或多階式的觸發(fā)來指定更精準(zhǔn)的觸發(fā)，這些都是單純使用邊緣觸發(fā)（Edge Trigger）所無法做到的功能。

　　I2C 觸發(fā)檢查時間違反（Timing violation）的問題點

　　I2C 匯流排會規(guī)范 SCL與 SDA 必須按規(guī)定時間送出，不然整個匯流排的行為將會發(fā)生錯誤，導(dǎo)致通訊失敗。有時候?qū)嶋H波形的時間已經(jīng)超出規(guī)格，但卻無法在開發(fā)及驗證被挑出來，因為有時候時間誤差都不大，使得產(chǎn)品仍可正常使用。 但常常問題會流到量產(chǎn)時才爆發(fā)出來，造成量產(chǎn)不良率攀升。甚至到使用者手上才出現(xiàn)問題。這都是產(chǎn)品開發(fā)所不樂于見到的結(jié)果。

　　以圖二所示，可啟用邏輯分析儀之時間違反檢查當(dāng)作觸發(fā)條件，設(shè)定所需檢查的時間值，再讓邏輯分析儀協(xié)助挑出時間違反的地方。邏輯分析儀系統(tǒng)采用 200MHz 采樣率來進(jìn)行采樣。 因此，可檢查之最小時間寬度為 5ns。這樣，就可以輔助使用者，利用觸發(fā)來做時間違反檢查。非常適合于燒機(jī)測試時，用這個方式檢測I2C 匯流排的訊號時間。