摘要： 針對目前2 × 1 Gbit /s 網(wǎng)絡(luò)LED 顯示屏控制器帶寬偏低的不足，提出了一種基于10 Gbit /s 以太網(wǎng)IEEE 802. 3an 標(biāo)準，采用雙絞線作為傳輸媒質(zhì)，傳輸距離達到100 m 的超高清LED 顯示屏單卡網(wǎng)線控制系統(tǒng)的設(shè)計方案。音視頻采用HDMI 1. 4a /DVI 雙輸入，通訊采用10 GbE LAN/WAN PHY，信息處理采用了具有XAUI /SGMII 接口的中高檔現(xiàn)場可編程門陣列（ FPGA） ，屏體顯示分配采用了千兆網(wǎng)矩陣分流技術(shù)，從而實現(xiàn)單卡控制的LED 顯示屏4K2K、3D 顯示和音頻同步播放。

　　 引言

　　目前，多家公司相繼推出4K2K（ 物理分辨率3840 × 2160 或4096 × 2160） 高端顯卡、超高清電視、裸眼3D 電視和投影機。無論是水平方向還是垂直方向，4K2K 規(guī)格都是現(xiàn)有主流全高清顯示設(shè)備1920 × 1080p 分辨率的2 倍，總像素數(shù)量達到了800萬以上，是全高清的4 倍。而在LED 全彩顯示領(lǐng)域，尤其在舞臺背景屏和廣場廣告屏的應(yīng)用中，因其具有無限拼接特點，超過4K2K 的高檔LED 顯示屏和3DLED 顯示屏早已問世。然而，當(dāng)前市場主流LED 顯示屏控制系統(tǒng)近距離主要為DVI 輸入雙口千兆網(wǎng)模式，遠距離為單通道1 - 3. 125Gbit /s 光纖通訊模式，8 位色階輸入時單板支持的最大分辨率僅能達到1280 × 1024（ 60 Hz，無壓縮） 。若要支持超高分辨率顯示或30 位色階以上輸出，必須采用多卡或多控制器系統(tǒng)，并搭配昂貴的視頻分割拼接器才能實現(xiàn)。顯然，當(dāng)前的LED 顯示屏控制系統(tǒng)，尤其是沿用多年無變化的近距離雙口千兆網(wǎng)控制系統(tǒng)，已滯后于視頻和通信技術(shù)的發(fā)展，滿足不了市場和用戶的更高需求。為此，在研制前一代雙口千兆網(wǎng)LED 控制器的基礎(chǔ)上，設(shè)計了一種HDMI /DVI 雙輸入超高清LED 顯示屏單卡網(wǎng)線控制系統(tǒng)，大幅度提升了傳統(tǒng)LED 顯示屏控制器的帶寬、功能和性價比。

　　1 總體設(shè)計

　　超高清LED 顯示屏單卡網(wǎng)線控制系統(tǒng)包括發(fā)送和接收兩部分，圖1 所示為發(fā)送器控制邏輯設(shè)計，包括HDMI 輸入口、DVI 輸入口、USB 接口、ADV7619、CP2102、FPGA、DDR、FLASH、PCIe 插口、外設(shè)和高速通訊邏輯。

　　圖1 發(fā)送器邏輯設(shè)計示意圖

　　圖2 所示為接收器控制邏輯設(shè)計，包括高速通訊邏輯、FPGA、3 × 4 口1Gbit /s PHY、12 × 集成RJ45插座、DDR、FLASH、音頻輸出和外部設(shè)備，其中高速通訊邏輯和發(fā)送器完全相同。

　　圖2 接收器邏輯設(shè)計示意圖。

　　2 模塊設(shè)計

　　提高雙口千兆網(wǎng)LED 控制器性能關(guān)鍵有3 點，一是輸入支持HDMI 1. 4a; 二是實現(xiàn)高帶寬通訊； 三是多路接收分配輸出。

　　2. 1 發(fā)送器

　　2. 1. 1 音視頻輸入

　　音視頻輸入解碼芯片采用HDMI /DVI 雙輸入ADV7619 芯片代替?zhèn)鹘y(tǒng)方案中的單視頻DVI 芯片。

　　ADV7619 是AMD 公司的一款高質(zhì)量多路復(fù)用高清多媒體接口（ HDMI○R） 接收器，內(nèi)部邏輯設(shè)計見參考文獻［1］.ADV7619 TMDS 時鐘頻率最高達297MHz，支持HDMI 1. 4a 規(guī)范規(guī)定的所有強制性和附加3D 電視格式，包括36 位色深1920 × 1080p 高清電視、4k × 2k（ 3840 × 2160 @ 24 Hz /25 Hz /30Hz 以及4096 × 2160@ 24 Hz） 超高清和3D 電影視頻播放，支持數(shù)字攝像機的色彩空間sYCC601、Adobe RGB 和Adobe YCC601，支持HBR 和DSD S /PDIF 多種數(shù)字音頻格式。ADV7619 的音視頻解碼直接輸出到FPGA.

　　2. 1. 2 高速通訊邏輯

　　超高分辨率LED 顯示屏單卡控制系統(tǒng)10 Gbit /s 高速通信的構(gòu)建基于10 Gbit /s 以太網(wǎng)技術(shù)，尤其是10 Gbit /s 以太網(wǎng)物理接口的發(fā)展。10 Gbit /s 以太網(wǎng)IEEE 802. 3an 定義了基于雙絞線作為媒質(zhì)的10 Gbit /s以太網(wǎng)標(biāo)準，傳輸距離至少100 m.

　　圖3 所示為近距離10 Gbit /s 網(wǎng)線通訊部分的邏輯設(shè)計，包括FPGA、10GBASE-T PHY、RJ45 插座和10GbE（ 10 Gigabit Ethernet） 變壓器Transformer，F(xiàn)PGA 和10GBASE-T PHY 的數(shù)據(jù)通道采用10GE 連接單元接口XAUI （ 10 Gbit /s Ethernet AttachmentUnit Interface） ，具有4 路3. 125 Gbit /s 高速并行通道。

　　圖3 10Gbit /s 網(wǎng)線通訊部分的邏輯設(shè)計示意圖。

　　1） 支持100 m 網(wǎng)線傳輸方案的關(guān)鍵器件是10GBASE-T PHY.其一可采用Aquantia 公司40 nmCMOS 工藝21 mm 400-pin BGA 封裝的AQ1103 單口100 / 1000 /10GBASE-T PHY，其內(nèi)部邏輯設(shè)計見文獻［2 ］.AQ1103 是一個單端口低功耗（ 4 W）10G/1G/100M 全適應(yīng)PHY，符合IEEE○R802. 30-2008 標(biāo)準并執(zhí)行所有的物理層功能，它采用一種創(chuàng)新的單片設(shè)計架構(gòu)，適合低功耗單端口、多端口網(wǎng)卡和交換機應(yīng)用。其二可采用Solarflare 公司推出的10GBASE-T 單口PHY 10Xpress SFT9001.SFT9001具有XAUI、XFI、SGMII （ serial gigabit mediaindependent interface） 、MAC 和MDI 界面，完全遵守10GbE 標(biāo)準（ IEEE 8020-3an0-2006 ） .AQ1103 和圖4 Altera 帶XAUI FPGA 10GbE 參考設(shè)計SFT9001 都具有以下特點：

　　a） 低功耗，4 ~ 6 W/100 m;b） 6A 類網(wǎng)線傳輸超過100 m 時，誤碼率小于10 - 10 ~ 10 - 12 ;c） 三速率自動連接，支持10G/1G/100M 網(wǎng)；d） 先進的電纜診斷，可輕松連接調(diào)試；e） 局域網(wǎng)喚醒支持（ WOL） ;f） 高性能的XAUI 接口，易和FPGA 對接；g） 全規(guī)格性能，傳輸距離支持6A 類線100 m以上，6類線可達55 m，CAT5e 線可達45 m;h） 傳統(tǒng)RJ45 銅纜，提供10GBASE-T 傳輸，無SFP + 光纖模式的高成本和復(fù)雜性。

　　2） 10 Gbit /s 網(wǎng)絡(luò)變壓器

　　10 Gbit /s 網(wǎng)絡(luò)變壓器可采用上海元冊科技的30FB0-10GANL 和***盟登科技的UC0-3074SG，兩款結(jié)構(gòu)外形相同，24 腳標(biāo)準封裝。30FB0-10GANL技術(shù)資料見文獻［3］。

　　3） RJ45

　　RJ45 插座采用內(nèi)部帶變壓器和LED 指示燈的集成RJ45。

　　2. 1. 3 FPGA 信息處理

　　大規(guī)?？删幊绦酒現(xiàn)PGA 是超高分辨率LED顯示屏控制系統(tǒng)設(shè)計的核心，所有信息，包括高清音視頻接收、緩存、轉(zhuǎn)換、輸出、控制信號嵌入、狀態(tài)顯示、DDR、FLASH 和外部設(shè)備管理等均由FPGA 進行處理。與傳統(tǒng)的LED 顯示屏控制系統(tǒng)設(shè)計比較，其最大不同在于10 Gbit /s 通訊。目前Altera、Xilinx、Lattice 等主流FPGA 制造商都能提供用于10GbE 通訊的FPGA 芯片，例如，Altera 的Stratix V（ GX、GS 和GT） 、Stratix IV （ GX 和GT） 、Cyclone IVGX（ F23 和更大器件） ，Stratix II GX、Arria 系列和HardCopy IV GX ASIC 器件都帶有內(nèi)置收發(fā)器，為XAUI 接口的實現(xiàn)提供專用模式。XAUI 收發(fā)器模塊提供156. 25 MHz 輸入?yún)⒖紩r鐘和并行接口，帶有4 通道時鐘數(shù)據(jù)恢復(fù)（ CDR） 接收器和4 通道收發(fā)器陣列以及交流耦合差分接口和差分PCML 驅(qū)動電路。收發(fā)器模塊嵌入了專用速率匹配和時鐘補償FIFO 緩沖，還采用了1∶ 16串化器/解串器（ SerDes） 、16∶ 20變速箱、8B /10B 編碼和字對齊功能，所有這些功能都由專用XAUI 狀態(tài)機進行控制。每組四通道還內(nèi)置了通道對齊電路，以減小XAUI 接口從XAUI源到宿的偏移。收發(fā)器可提供500% 的預(yù)加重和高達17 dB 的均衡，以補償高頻損耗。Altera 的以上器件均符合所有的IEEE 802. 3ae 規(guī)范，包括沒有預(yù)加重時小于0. 35 單位間隔（ UI） 的抖動發(fā)生和最大峰峰值大于0. 60 UI 的抖動容限。收發(fā)器模塊符合IEEE 802. 3 正弦抖動容限模板要求。萬兆以太網(wǎng)3. 1250-Gbit /s × 4 通道單向數(shù)據(jù)傳送速率符合IEEE 802. 3ae XAUI 對物理層器件和上層器件鏈接的定義。

　　圖4 所示為帶XAUI 接口，并集成了物理編碼子層PCS （ physical coding sublayer） 、萬兆以太網(wǎng)MAC、物理媒體附屬子層PMA （ Physical MediumAttachment） 的FPGA 內(nèi)部邏輯結(jié)構(gòu)圖，它通過XAUI接口和各種10GbE PHY 器件（ 例如AQ1103） 相連。

　　當(dāng)然，F(xiàn)PGA 也可以通過XGM II 320-b @ 312. 5Mbit /s 并行總線接口和10GbE PHY 器件相連，但I /O 數(shù)太多，不建議采用。FPGA 設(shè)備的配置和與系統(tǒng)數(shù)據(jù)的接口采用Avalon 總線，對10GbE PHY 的管理采用I2C 總線。至于FPGA 內(nèi)部的萬兆以太網(wǎng)MAC，因LED 顯示屏本身不是局域網(wǎng)終端，屬于點對點高速通訊，與傳統(tǒng)LED 千兆網(wǎng)控制系統(tǒng)一樣，無需遵從萬兆以太網(wǎng)協(xié)議，可不采用，而大大簡化設(shè)計。FPGA 具體的軟件設(shè)計可從網(wǎng)上參考或下載Altera 公司的萬兆以太網(wǎng)用戶手冊。

　　圖4 Altera 帶XAUI FPGA 10GbE 參考設(shè)計

　　2. 1. 4 CP2102

　　通過計算機遠程配置和控制LED 顯示屏是必備功能，本設(shè)計采用Silicon Labs 公司的USB 轉(zhuǎn)UART 橋接芯片CP2102［5］代替?zhèn)鹘y(tǒng)的RS0-232 口實現(xiàn)PC 和FPGA 通訊。CP2102 包含USB2. 0 全速功能控制器、USB 收發(fā)器、振蕩器和帶有全部調(diào)制解調(diào)器控制信號的異步串行數(shù)據(jù)總線（ UART） ，可通過USB 供電。CP2102 工作時作為一個虛擬COM口使用，且滿足RS0-232 總線的波特率要求。

　　2. 1. 5 其他

　　1） DDR

　　存儲器采用高速雙倍速率同步動態(tài)隨機存儲器DDRII 代替?zhèn)鹘y(tǒng)LED 控制器的SDRAM 存儲器，用于緩存超高清視頻數(shù)據(jù)流。例如采用兩片ISSI 公司的IS43DR32800A 8M × 32 256Mbit 芯片，或三星的2M x 32Bit x 4 Banks K4D553235F-GC2A、K4D553235F-GC25.

　　2） FLASH 存儲器

　　FLASH 存儲器用于存儲FPGA 程序和屏體控制參數(shù)，如時間程控亮度表、亮度色度校正系數(shù)等。

　　3） 外部設(shè)備

　　外部設(shè)備包括DCDC 電源、時鐘、晶振、LED 指示燈、電源、ESD 保護電路、位開關(guān)、PCIe 插口等輔助電路，其中PCIe 通訊是原傳統(tǒng)雙口千兆網(wǎng)LED控制系統(tǒng)所不具備的。

　　2. 2 接收分配器

　　超高分辨率LED 顯示屏控制系統(tǒng)設(shè)計接收分配器的邏輯設(shè)計框圖見圖2.可以看出，其高速通訊邏輯、FPGA、存儲器和外設(shè)與發(fā)送器的硬件設(shè)計基本相同，不同之處在于到LED 屏體的1 Gbit /s 網(wǎng)絡(luò)輸出集成和音頻輸出模塊。

　　2. 2. 1 LED 視頻輸出

　　LED 視頻輸出是實現(xiàn)LED 顯示的重要部分。

　　考慮到成本和與原屏體控制器的兼容因素，本方案采用1 Gbit /s 帶寬的千兆網(wǎng)分區(qū)通訊模式，10 ~ 12個千兆網(wǎng)鏈路矩陣，支持10 Gbit /s 總帶寬并行數(shù)據(jù)輸出，足以滿足4K2K 全高清信號顯示。

　　千兆網(wǎng)PHY 陣列由3 個4 口PHY 構(gòu)成，例如Marvell 公司的88E1240［6］ 具有4 個SGMII 接口，Broadcom 公司的BCM5466（ 256p BGA 封裝） ［7］具有4 × SGMII 或4 × RGMII （ Reduced Gigabit MediaIndependent Interface） 接口。SGMII 是1. 25 Gbit /s的千兆網(wǎng)高速差分串行接口（ 無時鐘雙向4 線） ，RGMII 的數(shù)據(jù)速率是250 MHz（ 含125 MHz 時鐘雙向12 線） 。如FPGA I /O 口足夠用，還可采用RGMII 模式。從簡化設(shè)計考慮，采用了SGMII 接口，這在FPGA 很容易實現(xiàn)，例如Altera 的Stratix○R V，Stratix IV，Stratix III，Arria○R V，和Arria II GX 系列均提供了1 Gbit /s（ 可上升到1. 4 Gbit /s） 的帶動態(tài)相位調(diào)整（ DPA） 電路的源同步差分I /O 信號，支持LVDS、LVPECL、3. 3 V PCML 和HyperTransportTM 差分電氣標(biāo)準。DPA 電路支持多種串行/解串行（ SerDes） 因子，包括8X 和10X 模式。每個通道都有各自的DPA 電路，為每個通道提供獨立的數(shù)據(jù)對齊功能。

　　由于源同步時鐘方案的高速接口可達到1. 25Gbit /s 傳送速率，時鐘至通道和通道至通道偏移的容限大大縮小。為了保持在允許的偏移內(nèi)，設(shè)計者必需使用精確的印刷電路板（ PCB） 設(shè)計技術(shù)，因為走線長度最細微的不匹配都可能導(dǎo)致錯誤的數(shù)據(jù)傳送。其他諸如抖動、溫度和電壓變化等影響讓這個問題更加復(fù)雜，簡單的靜態(tài)相位調(diào)整技術(shù)不是非常有效。Altera 在上述器件中集成了動態(tài)相位調(diào)整電路（ DPA） 和專用源同步電路的快速鎖相環(huán)（ PLL） 。

　　動態(tài)相位調(diào)整器DPA 使用快速PLL 生成的8 個相移時鐘中的1 個，選擇最接近輸入數(shù)據(jù)中部的時鐘相位來采樣數(shù)據(jù)和對齊數(shù)據(jù)。這種對齊是連續(xù)進行的，能夠補償時鐘和數(shù)據(jù)信號之間實時時序變動導(dǎo)致的動態(tài)變化，有效消除了由時鐘或數(shù)據(jù)偏移引發(fā)的信號對齊問題，大大簡化了PCB 設(shè)計［8］。

　　可采用Lattice 的ECP40-30 芯片，它具有4 個可達6 Gbit /s 的SerDes，18 個1. 25 Gbit /s.（ 帶CDR） 差分I /O， 484P BGA 封裝。

　　2. 2. 2 音頻輸出

　　音頻輸出模塊將來自FPGA 解碼后的音頻信號進行處理后輸出到功放，以實現(xiàn)高保真的音響播放，所采用的技術(shù)和器件可參考其他文獻。

　　3 結(jié)束語

　　超高清LED 顯示屏單卡網(wǎng)線控制系統(tǒng)采用了支持HDMI1. 4a 的HDMI /DVI 雙輸入解碼芯片、10GBASE-T PHY 和多個高速SerDes 串口的中高檔FPGA 芯片，從而實現(xiàn)了單卡控制的4K2K 超高分辨率顯示、高色階顯示、3D 顯示和高保真音頻同步播放，是性價比很高的LED 和液晶拼接墻控制器換代產(chǎn)品，尤其適用于超高清多媒體播放。超高清LED 顯示屏單卡網(wǎng)線控制系統(tǒng)的不足之處是僅適用于100 m 近距離傳輸，若超過100 m，需外掛光纖轉(zhuǎn)換器或研制開發(fā)10 Gbit /s 單卡光纖控制系統(tǒng)。