在前面一篇文章《為什么FeFET變得如此有趣？》中考慮了使用鐵電體來改善邏輯晶體管的亞閾值擺動行為。鐵電體在邏輯應用中的前景不明朗，但鐵電體存儲器具有明顯的優(yōu)勢。

兩種最常見的商業(yè)存儲器位于頻譜的兩端。DRAM 速度很快，但需要持續(xù)供電來維持其信息。閃存是非易失性的，對于長期大容量存儲來說足夠穩(wěn)定，但速度不是特別快。鐵電存儲器介于兩者之間，并可能提供必要的中間步驟。

改變鐵電疇的極化速度非?？?，即使沒有幾十年，極化在沒有電源的情況下也能保持穩(wěn)定。隨著系統設計人員尋求操縱越來越大的數據集，同時降低功耗，鐵電存儲器可能成為解決方案的一部分。

但具體是哪種鐵電存儲器尚不清楚。該術語實際上包含至少三種不同的技術。它們都取決于鐵電材料的極化行為，但它們以不同的方式利用這些材料。雖然它們在結構上相似，但它們依賴于不同的物理學并且具有不同的材料要求。適用于一種設計的鐵電體可能完全不適用于其他設計。

FeRAM

最簡單的鐵電存儲器設計，FeRAM，將金屬/鐵電/金屬電容器集成到 BEOL 工藝中，在每個單元下方放置一個傳統的 MOSFET。為了存儲數據，電場在 P- 和 P+ 極化狀態(tài)之間切換電容器。不幸的是，讀取極化值是一種破壞性操作，之后必須重寫單元，正如羅徹斯特理工學院的 Shan Deng 及其同事在 2021 年 GLSVLSI 會議上介紹的工作中所解釋的那樣。因此，商業(yè) FeRAM 應用需要異常高的耐久性，高于 10 4周期。

基于摻鋯 HfO 2電容器的存儲器很有吸引力，因為它們與現有的 CMOS 制造工藝兼容，但設計集成仍然具有挑戰(zhàn)性。為了邏輯兼容性，設計人員希望將寫入電壓降低到 1.5V 以下。然而，可靠的寫入操作需要比改變鐵電極化所需的矯頑磁場 (Ec)大兩倍或三倍的電場。

Deng 解釋說，理想的 FeRAM 材料的 Ec約為0.5 MV/cm。氧化鉿具有 1 至 1.5 MV/cm 之間的矯頑場，因此需要更高的寫入電壓。同時，FeRAM 檢測余量與材料中的剩余極化成正比。目前還沒有具有高剩余極化和低 E c的材料。

鐵電開關所需的高場也會影響設備的長期可靠性。在沉積過程中，界面層——據信是金屬氧化物——在鐵電體和金屬電容器板之間形成。它似乎可以鈍化兩種材料并促進界面處的粘合。根據 TU Dresden 的 Ruben Alcala 及其同事在 12 月的 IEEE 電子設備會議上發(fā)表的工作，開關場和鐵電偶極子本身都會使該界面層退化，從而影響極化保持和循環(huán)耐久性。隨著殘余極化隨著重復循環(huán)而減少，感測裕度惡化。隨著時間的推移，帶電的氧空位會在鐵電材料中建立內部電場。該場“印記”記憶，因此首選一種偏振狀態(tài)。為了克服印記，成功切換所需的峰值場增加。

鐵電隧道結

第二種類型的鐵電存儲器，鐵電隧道結，使用極化來調制結的隧道勢壘，從而調制它的電阻。據鄧說，減少鐵電層的厚度會增加隧道概率，但也會降低開/關電流比。增加極化電荷有助于增加導通電流并提高開/關比。

在 FeRAM 中，去極化場的存在是不可取的，會縮短保留時間。然而，在 FTJ 中，需要去極化場以確?！伴_”和“關”狀態(tài)具有不同的勢壘高度。

FeFET 存儲器

鐵電存儲器的第三種方法是基于鐵電晶體管(FeFET)。FeFET 將鐵電體與傳統電介質串聯放置，中間有或沒有金屬層。閾值電壓取決于鐵電體的極化狀態(tài)。內存窗口是 V tlo和 V thi值之間的差異。

研究人員展示了兩種可能的器件結構——金屬/鐵電/金屬/絕緣體/半導體 (MFMIS) 和金屬/鐵電/絕緣體/半導體 (MFIS)。根據新加坡大學 Xiaolin Wang 及其同事在 IEDM上的報告，在這兩種情況下，面積比 A FE / A MOS都是一個關鍵參數。隨著這個比率的下降——例如，如果鐵電面積減少而 MOS 面積保持不變——存儲窗口會增加。

圖1：FeFET 存儲器中的存儲器窗口與面積比。

資料來源：新加坡大學/IEDM

在結構上，FeFET 存儲器類似于鐵電邏輯晶體管。在這兩種應用中，鐵電體極化狀態(tài)之間的切換會導致傳遞到底層 MOSFET 的電壓突然出現尖峰。FeFET 邏輯器件依靠這種“負電容”瞬變來實現陡峭的亞閾值擺幅，因此通常被描述為 NCFET。

不幸的是，與鐵電開關相關的電壓尖峰也會引起缺陷和電荷俘獲。如上所述，在 FeRAM 中，高剩余極化是可取的，因為它增加了感測裕度。然而，在 FeFET 存儲器中，不完全切換會導致器件閾值電壓發(fā)生變化，需要更大的脈沖才能確保寫入成功。據鄧說，減少 FeFET 存儲器中的殘余極化可以降低壓力。

隨著商業(yè) FeFET 存儲器潛在市場的出現，研究人員需要更詳細地分析陷阱、缺陷生成和器件可靠性。根據北京大學 Puyang Cai 及其同事的說法，兩種主要的降解機制似乎與Vtlo的增加有關。一方面，增加 V tlo會減小 V tlo和 V thi之間的差異，從而減小內存窗口。增加Vtlo還會引入“寫入后讀取”延遲——定義為成功寫入后到可以讀取內存值之前的延遲——因為導通電阻增加。

Puyang Cai 的團隊確定了兩種不同的潛在誘捕機制。A型陷阱出現在通道附近的界面層，先增加然后穩(wěn)定。他們似乎負責寫入延遲后讀取。HZO 層內的 B 型陷阱似乎不斷增加，并且與內存窗口退化有關。北京大學的第二個小組在周悅佳及其同事報告的工作中表明，金屬/鐵電夾層中的電場密度在缺陷產生中起著關鍵作用。高層間場似乎會在鐵電體中產生陷阱。TSMC 的研究人員特別指出鐵電體中的氧空位會導致泄漏和鐵電體擊穿。在他們的工作中，優(yōu)化鐵電沉積條件可降低粗糙度并使層間成分更加一致。為了減少層間電場，Yuejia Zhou 的團隊提出了鋁摻雜，而不是鋯摻雜。HAO 似乎具有比 HZO 更低的極化勢壘，因此具有更低的矯頑場。

總的來說，鐵電存儲器的前景一片光明。盡管耐用性和可靠性需要提高，但問題似乎與工藝和設計優(yōu)化有關，而不是材料的基本物理特性。

本系列的最后一部分將進一步展望未來，探討將鐵電體與 2D 半導體聯系起來的應用。

編輯：黃飛

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