全加器邏輯表達式

一位全加器的表達式如下：

Si=Ai⊕Bi⊕Ci-1

第二個表達式也可來用一個異或門來代替或門對其中兩個輸入信號進行求和：

其中Ai為被加數(shù)，Bi為加數(shù)，相鄰低位來的進位數(shù)為Ci-1，輸出本位和為Si。向相鄰高位進位數(shù)為Ci。一位全加器可以處理低位進位，并輸出本位加自法進位。多個一位全加器進行級聯(lián)可以得到多位全加器。常用二進制四位全加器74LS283。

全加器的邏輯功能

當多位數(shù)相加時，半加器可用于最低位求和，并給出進位數(shù)。第二位的相加有兩個待加數(shù)和，還有一個來自前面低位送來的進位數(shù).這三個數(shù)相加，得出本位和數(shù)（全加和數(shù)）和進位數(shù).這種就是“全加“，下表為全加器的邏輯狀態(tài)表。

全加器可用兩個半加器和一個“或“門組成。

如上圖（a）所示。和在第一個半加器中相加，得出的結(jié)果再和在第二個半加器中相加，即得出全加和。兩個半加器的進位數(shù)通過”或“門輸出作為本位的進位數(shù)。全加器也是一種組合邏輯電路，其圖形符號如上圖（b）所示。