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內(nèi)存中隱藏的內(nèi)存時(shí)序的意義分析

454398 ? 來(lái)源:電腦愛(ài)好者 ? 作者:電腦愛(ài)好者 ? 2020-08-12 16:24 ? 次閱讀
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很多小伙伴都知道在挑選內(nèi)存的時(shí)候不光要看頻率,還要看時(shí)序,或者叫延遲。也就是經(jīng)常標(biāo)注在內(nèi)存表面,在測(cè)試軟件中也能看到的那些中間的帶短線(xiàn)連接的兩位數(shù)。不過(guò)要問(wèn)它們到底具體代表什么意思,相信很多小伙伴就只能搖頭了。那咱們今天就來(lái)說(shuō)一說(shuō)它們的具體含義吧。

時(shí)序的意義非常簡(jiǎn)單,因?yàn)樵L(fǎng)問(wèn)內(nèi)存數(shù)據(jù)需要幾個(gè)動(dòng)作,這些數(shù)字就表示各個(gè)動(dòng)作的延遲,或者說(shuō)反應(yīng)時(shí)間。其數(shù)字表示的是經(jīng)過(guò)幾個(gè)時(shí)鐘周期,比如3000MHz的內(nèi)存,一個(gè)22的延遲就表示需要22/3000M秒(7.3納秒)。也許3600MHz的同一個(gè)動(dòng)作延遲是24,那么它就需要24/3600M秒(6.6納秒),后者看起來(lái)“延遲”大,但實(shí)際上比前者的動(dòng)作還快一些。

那么,這些時(shí)序具體是什么動(dòng)作呢?我們最常見(jiàn)的時(shí)序主要是“CL-tRCD-tRP-tRAS”,它們的含義依次為:

CL(CAS Latency):列地址訪(fǎng)問(wèn)的延遲時(shí)間,是時(shí)序中最重要的參數(shù);

tRCD(RAS to CAS Delay):內(nèi)存行地址傳輸?shù)搅械刂返难舆t時(shí)間;

tRP(RAS Precharge Time):內(nèi)存行地址選通脈沖預(yù)充電時(shí)間;

tRAS(RAS Active Time):行地址激活的時(shí)間。

這里要注意內(nèi)存的“行”與“列”的概念,它就是一種定位方式,用來(lái)幫助確定內(nèi)存中的模塊,對(duì)其中的數(shù)據(jù)進(jìn)行讀寫(xiě)。我們可以把內(nèi)存想象成一個(gè)網(wǎng)格,每個(gè)方格內(nèi)都存儲(chǔ)著不同的數(shù)據(jù)。CPU需要什么數(shù)據(jù),就向內(nèi)存發(fā)來(lái)指令,比如想要C4位置的數(shù)據(jù)。

接下來(lái)內(nèi)存就要先確定數(shù)據(jù)具體在哪一行,所以時(shí)序的第二個(gè)參數(shù)tRCD就是代表這個(gè)時(shí)間,意思就是內(nèi)存控制器接收到行的指令后,需要等待多長(zhǎng)時(shí)間才能訪(fǎng)問(wèn)這一行。僅靠行指令內(nèi)存并不能哪一個(gè)數(shù)據(jù)才是CPU需要找的,所以tRCD的值是一個(gè)估值,而且是最大值,也就是找到“最里面”的數(shù)據(jù)需要多久。因此小幅改動(dòng)這個(gè)值并不會(huì)影響內(nèi)存的性能表現(xiàn)。

內(nèi)存確定了行之后,要想找出數(shù)據(jù),還得確定列。那么時(shí)序的第一個(gè)數(shù)字,也就是CL(CAS),表示內(nèi)存確定了行數(shù)之后,還得等待多長(zhǎng)時(shí)間才能訪(fǎng)問(wèn)具體列數(shù)的時(shí)間(時(shí)間周期)。確定了行數(shù)和列數(shù)之后,就能準(zhǔn)確找到目標(biāo)數(shù)據(jù),所以CL是一個(gè)準(zhǔn)確的值,所以它在時(shí)序當(dāng)中是最關(guān)鍵的一個(gè)參數(shù),任何改動(dòng)都會(huì)影響內(nèi)存性能的發(fā)揮。

內(nèi)存時(shí)序的第三個(gè)參數(shù)tRP,就是如果我們找到這個(gè)數(shù)據(jù)后,根據(jù)CPU指令去尋找下一個(gè)數(shù)據(jù),再確定另外一行所需要等待的時(shí)間。

第四個(gè)參數(shù)tRAS則可以簡(jiǎn)單理解成是內(nèi)存寫(xiě)入或者讀取數(shù)據(jù)的總時(shí)間,所以一般接近于前兩個(gè)參數(shù),既CL和tRCD的和。

所以在保障穩(wěn)定性的前提下,同頻率內(nèi)存時(shí)序越低越好。那么,時(shí)序?qū)?nèi)存性能影響有多大呢?我們來(lái)看看內(nèi)存廠(chǎng)商自家的測(cè)試吧。

可以看到,內(nèi)存時(shí)序的降低確實(shí)可以提升內(nèi)存速度,不過(guò)主要變化還是在響應(yīng)時(shí)間方面,而不是大家更關(guān)注的帶寬。要注意的是,廠(chǎng)商擁有更好的樣品和平臺(tái),測(cè)試的時(shí)序修改是比較“猛烈”的,小伙伴們只能在消費(fèi)級(jí)主板上超頻,實(shí)際上做到的修改幅度大約只相當(dāng)于其中某兩個(gè)相鄰例子,很難重現(xiàn)從例1到例3這樣的大幅修改,更不要說(shuō)從例1到例4了,大家實(shí)際操作的時(shí)候千萬(wàn)不要貪多。

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