引言

數(shù)據(jù)采集系統(tǒng)廣泛應用于雷達、通訊、圖像、軍工以及醫(yī)療、化工等領(lǐng)域，具有重要的應用價值。近年來，高速數(shù)據(jù)采集芯片（ADC）的快速發(fā)展，為用戶設(shè)計帶來了方便。選用AD公司的數(shù)據(jù)采集芯片AD7266，設(shè)計出一個具有四路一組的高速同步采樣及多組2Msps的采樣率的數(shù)據(jù)采集系統(tǒng)。

1 AD7266芯片介紹

1．1 AD7266概述

AD7266芯片集成有兩個獨立的高速12位連續(xù)逼近A／D轉(zhuǎn)換單元、吞吐量為2Msps、低功耗，單電源工作2．7～5．25V。在每個D／A前有三復用開關(guān)可組成三路差分或六路單端信號輸入；采樣保持放大器為帶寬10MHz的低噪聲電路。

應用先進技術(shù)設(shè)計的AD7266在吞吐量時功耗非常低，電源5V吞吐量2MSPS時最大電流4mA。當工作在休眠模式下芯片提供有電源／吞吐量節(jié)能管理功能，為電池供電提供了節(jié)能方案。模擬信號輸入范圍可選擇0～Vref或2Vref，輸出碼為二進制原碼或補碼。芯片內(nèi)有2．5V參考源亦可外接100mV～2．5V的參考信號。AD7266的封裝有LFCSP和TQFP兩種。

1．2 AD7266的技術(shù)特性

AD7266為雙12位3通道ADC芯片；其最高吞吐量為2Msps；供電電源為2．7～5．25V；低功耗：在1．5Msps吞吐量電源3v時最大12mW；在2Msps吞吐量電源5V時最大30mW：寬輸入帶寬10MHz；100kHz輸入信號時70dB的SNR；片內(nèi)參考2．5V；工作溫度-40～+125℃；靈活的電源／吞吐量管理；同步轉(zhuǎn)換／讀；無管道延時；高速串行接口兼容SPI／QSPI／MICROWIRE／DSP；關(guān)閉模式最大電流1 μA。其芯片內(nèi)部組成見圖1。

1．3 AD7266引腳說明

AD7266芯片的引腳說明

2 設(shè)計原理

模塊主要實現(xiàn)多路數(shù)據(jù)采樣功能，主要用兩片AD7266構(gòu)成24路單端或12路差分輸入，其中有四路可同時采樣。外圍邏輯及接口控制由CPLD、DSP或單片機構(gòu)成，A／D輸出的串行數(shù)據(jù)變?yōu)椴⑿泻笏腿?a href="http://www.brongaenegriffin.com/tags/ram/" target="_blank">RAM或FIFO緩存。硬件結(jié)構(gòu)框圖如圖2所示。

3 實現(xiàn)方法

3．1 輸入模擬信號預處理

輸入模擬信號主要有以下幾種：0～5V、0～10V、0～±5V、0～±10V、0～20mA、4～20mA等。AD7266的最大輸入電壓范圍為0～2×VREF即0～5V，電壓信號0～5V可用，其它信號需調(diào)理變換為0～5V。電流信號用250 Ω電阻取樣變?yōu)殡妷盒盘柡蠊〢D7266轉(zhuǎn)換用。電路中兩片AD72 66可根據(jù)輸入信號是單端或差分分別進行設(shè)置，設(shè)置過程見圖3。

圖3中通過單端／差分控制信號SGL／DIFF*來實現(xiàn)對單端或差分輸入方式的控制，其中SGL／DIFF*高電平為單端輸入，SGIdDIFF*低電平為差分輸入；CS*下降沿有效。設(shè)計中通過控制單端／差分控制信號SGL／DIFF*實現(xiàn)不同輸入方式與不同輸入范圍，具體實現(xiàn)輸出二進制碼情

況見表2所示。

設(shè)計中通過單端／差分控制信號（SGL／DIFF*）與通道選擇控制信號（A0～A2）實現(xiàn)模擬輸入類型的不同，具體模擬輸入類型與通道選擇情況見表3所示。

3．2 數(shù)據(jù)采集、傳送及緩存

設(shè)計中轉(zhuǎn)換數(shù)據(jù)的定時關(guān)系如表4所示。

最大轉(zhuǎn)換時間TCONVERT為14×TSCLK，在電源5V、時鐘32MHz條件下轉(zhuǎn)換時間為437．5ns。精確控制CS*與SCLK的時序，從串行數(shù)字接口獲得轉(zhuǎn)換后的數(shù)據(jù)，時序見圖4。

設(shè)計中用一根輸出線讀取兩個ADC數(shù)據(jù)。共需32個時鐘脈沖：其中A通道2個零標記頭、12位數(shù)據(jù)、2個零尾標記（計16位）；B通道2個零標記頭、數(shù)據(jù)12位、2個零尾標記（計16位）。一根輸出線讀取兩個ADC數(shù)據(jù)時序的見圖5。

3．3 數(shù)據(jù)接口設(shè)計

串行數(shù)據(jù)在時序控制下輸出轉(zhuǎn)換為并行數(shù)據(jù)送存儲器緩存，數(shù)據(jù)接口為兼容的高速串行接口SPI／QSPI／MICROWIRE／DSP或由CPLD構(gòu)成的接口。如圖2所示，本設(shè)計中采用CPLD實現(xiàn)接口的設(shè)計。串行數(shù)據(jù)經(jīng)串行／并行轉(zhuǎn)換后輸出到FIFO進行緩存。

模塊的接口為PCI總線，由接口橋電路PCI9052實現(xiàn)。數(shù)據(jù)可用中斷或查詢方式進行單組或批傳送。PCI9052采用非復用、單周期讀／寫模式。

3．4 抗干擾設(shè)計

為減少高頻干擾，在制作電路板時應盡量采用多層板，在中間加上地線層和電源層。另外，由于采樣時鐘的相位抖動會對AD產(chǎn)生相當于模擬輸入正弦波所產(chǎn)生的影響，而時鐘輸入對AD7266來說相當于一個模擬輸入，因此應當盡量選擇低抖動晶體振蕩器。采用高頻時鐘經(jīng)分頻后獲得需要的時鐘信號效果較好，并將時鐘電路與系統(tǒng)模擬電路、數(shù)字電路相隔離，以防止其產(chǎn)生噪聲。數(shù)字端電源、模擬端電源、數(shù)字端電源地和模擬端電源地增加電容網(wǎng)絡(luò)，該電容網(wǎng)的作用有三個：其一是與內(nèi)部參考放大器一起在大頻率范圍下提供一個低阻抗源以驅(qū)動A／D內(nèi)部電路；其二是提供運放動態(tài)需要的補償；其三是限制由參考電源產(chǎn)生的噪聲干擾。

采用直流耦合差分輸入的電路。在這種模式下，直流輸入將上升到相對參考電壓對稱擺動的點上。電路把兩個放大器配置為一個對稱單元以形成差分放大器。放大器的差分驅(qū)動電路可以把一個以地為參考電壓的單端信號轉(zhuǎn)換為一個以AD的VREF管腳電壓為中心的二倍的差分信號。單端輸入信號接到不同放大器的兩個相反的輸入端上可以驅(qū)動差分放大器，放大器可選用雙通道放大器AD8056。通常為保護AD7266不受過電壓的影響，應當在放大器的輸出端和AD的輸入之間加一個接地二極管。如果放大器和AD7266用同樣的正電源，AD就不會受到過電壓的影響。這種電路應當是最佳選擇，為信號穩(wěn)定變換提供保障。

4 結(jié)束語

本設(shè)計充分體現(xiàn)A／D采集模塊的特點，整個設(shè)計結(jié)構(gòu)緊湊、性能穩(wěn)定、抗干擾能力強，并且適用于各種工業(yè)控制場合。設(shè)計上此模塊可實現(xiàn)四路一組的高速同步采樣及多組2Msps的采樣吞吐量。應用DSP高速處理器進行數(shù)據(jù)處理，可以很容易地實現(xiàn)實時諧波分析功能，且系統(tǒng)運行穩(wěn)定性和所能達到的精確度均優(yōu)于傳統(tǒng)的以微控制器為核心所構(gòu)成的系統(tǒng)。

責任編輯：gt