chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫(xiě)文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA開(kāi)發(fā):modelsim仿真流程及波形

454398 ? 來(lái)源:MYMINIEYE微信公眾號(hào) ? 作者:MYMINIEYE微信公眾號(hào) ? 2020-09-30 13:52 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

對(duì)于FPGA開(kāi)發(fā)而言,仿真是開(kāi)發(fā)流程中必不可少的一步,也是非常重要的一步,仿真是將RTL代碼模擬運(yùn)行,得到module中信號(hào)波形,再進(jìn)行功能分析的過(guò)程。強(qiáng)大的功能與速度兼具的modelsim仿真就是你開(kāi)發(fā)過(guò)程的最合適的選擇了,下面我以簡(jiǎn)單的24進(jìn)制計(jì)數(shù)器帶各位熟悉modelsim仿真流程及波形。

一、新建工作庫(kù)Library
1、點(diǎn)擊File>New>Library

創(chuàng)建新的庫(kù)和邏輯映射,編輯庫(kù)名,點(diǎn)擊ok確定

如果已經(jīng)建立過(guò)work庫(kù)可以跳過(guò)該步驟

2、庫(kù)的其他功能
由于modelsim無(wú)法識(shí)別其他廠商器件的IPcore,所以如果需要用到綜合器對(duì)應(yīng)廠商如Xilinx或Gowin芯片的功能,則需對(duì)modelsim添加廠商提供的庫(kù)相關(guān)文件,并編譯庫(kù),從而達(dá)到調(diào)用庫(kù)的功能,進(jìn)而對(duì) VIVADO或Gowin軟件進(jìn)行設(shè)置,最后進(jìn)行聯(lián)合仿真。

二、新建工程Project
點(diǎn)擊File>New>Project

創(chuàng)建工程名、設(shè)置工程路徑、確定默認(rèn)工作庫(kù)

三、添加仿真源文件
仿真源文件包含功能源文件與測(cè)試激勵(lì)源文件;

點(diǎn)擊Browse,瀏覽文件

選擇兩個(gè)文件并打開(kāi)

添加文件到工程,點(diǎn)擊OK

點(diǎn)擊close關(guān)閉

如有不清楚testbench編寫(xiě),可以參考myminieye公益課堂系列教程第18集;仿真基礎(chǔ)篇1FPGA_simulation_testbench,

連接:https://www.bilibili.com/video/BV1EE411475Z?p=18

四、仿真源文件編譯
若狀態(tài)Status顯示“?”為文件未編譯

常用有3種編譯方式:編譯選中文件、編譯所有文件、編譯未編譯文件;對(duì)應(yīng)操作方式如下:

菜單欄: 右擊菜單

圖標(biāo):

若狀態(tài)Status顯示“√”則為編譯成功,也可從下方Transcript看出文件編譯成功

若狀態(tài)Status并未顯示“√“,或者下方Transcript顯示編譯不成功,則需修改對(duì)應(yīng)的源文件。

修改后重新編譯,可從Transcript檢查是否有語(yǔ)法錯(cuò)誤等,直至顯示編譯成功。

五、仿真運(yùn)行
編譯成功后即可運(yùn)行仿真了;

開(kāi)始仿真:Simulation>Start Simulation;或者點(diǎn)擊下圖中的小圖標(biāo)

此時(shí)記得要選中tb測(cè)試激勵(lì)文件(testbench文件)進(jìn)行仿真,點(diǎn)擊ok確定

如果Transcript顯示無(wú)報(bào)錯(cuò)則可以進(jìn)行下一步操作

端口類型

激勵(lì)類型

2.添加波形文件

Sim:選擇下圖所示的sim,右鍵點(diǎn)擊選中tb測(cè)試文件>addto>wave>all items in region

為了便于觀察波形,進(jìn)行分組并命名,點(diǎn)擊ok確定;

為了與tb測(cè)試文件仿真波形進(jìn)行對(duì)比,同理可添加源文件波形;

同樣為了便于觀察波形,進(jìn)行分組并命名;

信號(hào)位置移動(dòng)方便多個(gè)信號(hào)同時(shí)分析:分組后,可以上下拖拽所需要分析的信號(hào),方便且清晰的上下對(duì)比所需波形之間的差異,此時(shí)分組的目的就是能與拖拽前后波形信號(hào)對(duì)比區(qū)分,不至于搞混;

信號(hào)顯示屬性設(shè)置,選擇合適的顯示方式便于功能分析更好的找到信號(hào)并確定結(jié)果是否符合預(yù)期;

信號(hào)顯示進(jìn)制設(shè)置:

例:選擇十六進(jìn)制的信號(hào)格式:選中對(duì)應(yīng)信號(hào)右鍵>Radix>hexadecimal

可修改為常用的信號(hào)格式:二進(jìn)制Binary、八進(jìn)制 Octal、十進(jìn)制Decimal、無(wú)符號(hào)型Unsigned、十六進(jìn)制Hexadecimal等;

也可在屬性Properties中修改信號(hào)格式,修改波形顏色,信號(hào)名顏色;

也可選擇需要修改的信號(hào)波形顏色及信號(hào)名顏色,這樣在仿真波形圖中能更容易分辨;

3、 運(yùn)行仿真工程,并設(shè)置運(yùn)行時(shí)間

可在Transcript命令行輸入run 1us命令,運(yùn)行 1us 時(shí)間,也可運(yùn)行其他時(shí)間

也可點(diǎn)擊下圖中輸入需要運(yùn)行波形的時(shí)間,然后點(diǎn)擊圖中的小圖標(biāo)。

4波形界面調(diào)整

下圖為波形界面常用的控制圖標(biāo)解析;

自此Modelsim將RTL代碼轉(zhuǎn)化為波形的功能完成,仿真后續(xù)內(nèi)容需要自行根據(jù)實(shí)際module功能進(jìn)行波形分析。

編輯:hfy

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1659

    文章

    22364

    瀏覽量

    632969
  • 仿真
    +關(guān)注

    關(guān)注

    54

    文章

    4451

    瀏覽量

    137908
  • 波形
    +關(guān)注

    關(guān)注

    3

    文章

    404

    瀏覽量

    32973
  • ModelSim
    +關(guān)注

    關(guān)注

    5

    文章

    175

    瀏覽量

    49043
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    如何使用Modelsim仿真I2C控制器

    ModelSim是Model Technology(Mentor Graphics的子公司)的HDL硬件描述語(yǔ)言的仿真軟件。該軟件可以用來(lái)實(shí)現(xiàn)對(duì)設(shè)計(jì)的VHDL、Verilog HDL 或是兩種語(yǔ)言
    的頭像 發(fā)表于 01-10 14:14 ?4504次閱讀
    如何使用<b class='flag-5'>Modelsim</b><b class='flag-5'>仿真</b>I2C控制器

    【ALINX 教程】FPGA Multiboot 功能實(shí)現(xiàn)——基于 ALINX Artix US+ AXAU25 開(kāi)發(fā)

    至安全鏡像(Golden Image)。 適用對(duì)象 已掌握 FPGA 基礎(chǔ)開(kāi)發(fā)(會(huì)寫(xiě)Verilog、會(huì)生成bitstream) 熟悉 Vivado 工程流程 對(duì) FPGA 配置機(jī)制尚不
    的頭像 發(fā)表于 01-05 15:41 ?762次閱讀
    【ALINX 教程】<b class='flag-5'>FPGA</b> Multiboot 功能實(shí)現(xiàn)——基于 ALINX Artix US+ AXAU25 <b class='flag-5'>開(kāi)發(fā)</b>板

    是德科技VPS如何用高精度仿真和AI工具重塑安全氣囊開(kāi)發(fā)流程

    精度,更加速創(chuàng)新,幫助制造商在智能化浪潮中搶占先機(jī)。本文將帶你深入了解,是德科技VPS如何用高精度仿真和AI工具,重塑安全氣囊開(kāi)發(fā)流程。
    的頭像 發(fā)表于 11-17 10:52 ?469次閱讀
    是德科技VPS如何用高精度<b class='flag-5'>仿真</b>和AI工具重塑安全氣囊<b class='flag-5'>開(kāi)發(fā)</b><b class='flag-5'>流程</b>

    【產(chǎn)品介紹】Modelsim:HDL語(yǔ)言仿真軟件

    概述ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件,它能提供友好的仿真環(huán)境,是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真仿真
    的頭像 發(fā)表于 11-13 11:41 ?384次閱讀
    【產(chǎn)品介紹】<b class='flag-5'>Modelsim</b>:HDL語(yǔ)言<b class='flag-5'>仿真</b>軟件

    電能質(zhì)量在線監(jiān)測(cè)裝置歷史波形回放的操作流程是怎樣的

    電能質(zhì)量在線監(jiān)測(cè)裝置的歷史波形回放操作需結(jié)合設(shè)備類型、存儲(chǔ)方式及訪問(wèn)權(quán)限,通常分為本地操作和遠(yuǎn)程訪問(wèn)兩類流程。以下是基于主流設(shè)備特性的詳細(xì)步驟說(shuō)明,涵蓋數(shù)據(jù)檢索、波形查看、分析及導(dǎo)出全流程
    的頭像 發(fā)表于 11-05 11:32 ?685次閱讀

    FPGA板下載運(yùn)行調(diào)試流程

    今天主要介紹一下整個(gè)FPGA板下載運(yùn)行調(diào)試流程。 1、首先,參考網(wǎng)址https://doc.nucleisys.com/hbirdv2/soc_peripherals/ips.html#gpio 第
    發(fā)表于 10-29 06:57

    FPGA板下載調(diào)試流程

    今天主要介紹一下整個(gè)FPGA板下載運(yùn)行調(diào)試流程。 1、首先,參考網(wǎng)址https://doc.nucleisys.com/hbirdv2/soc_peripherals/ips.html#gpio 第
    發(fā)表于 10-29 06:37

    eVTOL艙內(nèi)噪聲響應(yīng)分析的仿真流程

    上一節(jié)中介紹了eVTOL旋翼噪聲的表征以及通過(guò)聲學(xué)BEM模型分析旋翼噪聲到eVTOL機(jī)體外表面的噪聲傳播分析流程,本節(jié)將在上節(jié)內(nèi)容的基礎(chǔ)上繼續(xù)介紹eVTOL艙內(nèi)噪聲響應(yīng)分析的仿真流程,同時(shí)根據(jù)貢獻(xiàn)
    的頭像 發(fā)表于 09-23 14:06 ?528次閱讀
    eVTOL艙內(nèi)噪聲響應(yīng)分析的<b class='flag-5'>仿真</b><b class='flag-5'>流程</b>

    vivado仿真時(shí)GSR信號(hào)的影響

    利用vivado進(jìn)行設(shè)計(jì)xilinx FPGA時(shí),寫(xiě)完設(shè)計(jì)代碼和仿真代碼后,點(diǎn)擊run simulation(啟動(dòng)modelsim進(jìn)行仿真)。
    的頭像 發(fā)表于 08-30 14:22 ?1209次閱讀
    vivado<b class='flag-5'>仿真</b>時(shí)GSR信號(hào)的影響

    擁抱開(kāi)源!一起來(lái)做FPGA開(kāi)發(fā)板啦!

    開(kāi)發(fā),包括編寫(xiě)Verilog或VHDL代碼、進(jìn)行邏輯功能仿真、調(diào)試以及與硬件接口的適配等工作,適合熟悉FPGA開(kāi)發(fā)流程、具備邏輯設(shè)計(jì)能力的
    發(fā)表于 06-06 14:05

    基于 FPGA 的任意波形發(fā)生器+低通濾波器系統(tǒng)設(shè)計(jì)

    調(diào)試部分不完整。 a.串口模塊仿真分析:在Testbench中依次給串口數(shù)據(jù)(data_rx)為10 11010011 011。 圖18URAT串口仿真波形 如上圖所示,FPGA
    發(fā)表于 05-07 15:34

    適用于Versal的AMD Vivado 加快FPGA開(kāi)發(fā)完成Versal自適應(yīng)SoC設(shè)計(jì)

    設(shè)計(jì)、編譯、交付,輕松搞定。更快更高效。 Vivado 設(shè)計(jì)套件提供經(jīng)過(guò)優(yōu)化的設(shè)計(jì)流程,讓傳統(tǒng) FPGA 開(kāi)發(fā)人員能夠加快完成 Versal 自適應(yīng) SoC 設(shè)計(jì)。 面向硬件開(kāi)發(fā)人員的
    的頭像 發(fā)表于 05-07 15:15 ?1221次閱讀
    適用于Versal的AMD Vivado  加快<b class='flag-5'>FPGA</b><b class='flag-5'>開(kāi)發(fā)</b>完成Versal自適應(yīng)SoC設(shè)計(jì)

    大規(guī)模硬件仿真系統(tǒng)的編譯挑戰(zhàn)

    引言隨著集成電路設(shè)計(jì)復(fù)雜度的不斷提升,硬件仿真系統(tǒng)在現(xiàn)代芯片設(shè)計(jì)流程中扮演著越來(lái)越重要的角色。基于FPGA(現(xiàn)場(chǎng)可編程門陣列)的商用硬件仿真系統(tǒng)因其靈活性、全自動(dòng)化、高性能和可重構(gòu)性,
    的頭像 發(fā)表于 03-31 16:11 ?1348次閱讀
    大規(guī)模硬件<b class='flag-5'>仿真</b>系統(tǒng)的編譯挑戰(zhàn)

    FPGA設(shè)計(jì)調(diào)試流程

    調(diào)試,即Debug,有一定開(kāi)發(fā)經(jīng)驗(yàn)的人一定會(huì)明確這是設(shè)計(jì)中最復(fù)雜最磨人的部分。對(duì)于一個(gè)龐大復(fù)雜的FPGA工程而言,出現(xiàn)問(wèn)題的概率極大,這時(shí)如果沒(méi)有一個(gè)清晰的Debug思路,調(diào)試過(guò)程只能是像無(wú)頭蒼蠅一樣四處亂撞。
    的頭像 發(fā)表于 03-04 11:02 ?1823次閱讀
    <b class='flag-5'>FPGA</b>設(shè)計(jì)調(diào)試<b class='flag-5'>流程</b>

    【紫光同創(chuàng)盤古100Pro+開(kāi)發(fā)板,MES2L676-100HP教程】盤古676系列——Modelsim的使用和do文件編寫(xiě)

    波形時(shí),Modelsim 自動(dòng)執(zhí)行了一句 add wave -position xxxxxxx 的命令,執(zhí)行了 restart, 也就是復(fù)位,run 就是運(yùn)行仿真,這些都和后續(xù) do 文件的編寫(xiě)息息相關(guān)
    發(fā)表于 02-25 18:36