隨著電子產(chǎn)品迭代的時間越來越短，產(chǎn)品研發(fā)的周期成為工程師最大的挑戰(zhàn)之一。如何提升設(shè)計效率就成為行業(yè)必須要探索的方向 ，EDA軟件及產(chǎn)品公司都在此方向投入巨大的關(guān)注。在注重設(shè)計速度提升的同時，大家也認(rèn)識到提高設(shè)計正確性，通過使項目設(shè)計一次成功，來減少返工時間，從而提升設(shè)計效率達(dá)到縮短項目周期的目的。

以往我們使用allegro 16X設(shè)計時，遵循DXF約束布局時我們通過設(shè)置合理的PACKAGE KEEPIN、 PACKAGE KEEPOUT和ROUTE KEEPIN等規(guī)則，結(jié)合合理的Physical和Spacing規(guī)則來保證我們的設(shè)計準(zhǔn)確性。Physical規(guī)則設(shè)置如下圖所示：

Physical規(guī)則

根據(jù)單板的實際情況合理設(shè)計層疊阻抗和最小線寬（注意工藝加工能力）；不同阻抗線在同一層面進(jìn)行合理的線寬區(qū)分便于加工識別，保證阻抗設(shè)計準(zhǔn)確性；同時注意最大板厚鉆徑比。而對于Spacing規(guī)則設(shè)置，同樣需要結(jié)合單板設(shè)計設(shè)計合理的規(guī)則。例如：最小的 line/via、line/SMD、shape/via、via/via 的最小間距是否滿足加工要求；合理的SMD Pin/SMD Pin 、 SMDPin/Thru Pin、 Spacing規(guī)則保證器件的DFA；CLK、DDRX、PCIE以及48V等信號同樣需要設(shè)計合理的Spacing規(guī)則來保證信號完整性。Spacing規(guī)則設(shè)置如下圖所示：

Spacing規(guī)則設(shè)置

再將設(shè)計中的層疊阻抗信息、加工要求和注意事項通過drill層或者特殊加工文件輸出給工廠。

drill信息

對于相關(guān)的絲印、阻焊、鋼網(wǎng)、拼板、工藝要求等DFX檢查根據(jù)軟件報表和規(guī)則進(jìn)行人工檢查（或者skill和CAM350輔助檢查）如下圖所示：

報表檢查

工藝規(guī)則設(shè)置

而對于DDR4/高速串行總線，需要設(shè)計工程師關(guān)注阻抗、耦合、布線細(xì)節(jié)等各個方面。但是隨著密度的增加，PCB板上成千上萬的高速信號，靠人力去檢查優(yōu)化，效率是非常低下的，也容易造成疏漏，很難全面保證設(shè)計的準(zhǔn)確性；而且部分隱性問題對于非專業(yè)人員來說就是定時炸彈。如下圖所示案例：

案例一

案例二

當(dāng)然不同的公司在PCB設(shè)計部分都有自己相關(guān)的規(guī)范和流程，對于PCB設(shè)計準(zhǔn)確性通過各部門通力合作來保證，如一博科技的設(shè)計流程如下所示：

一博PCB設(shè)計流程

隨著消費類電子的設(shè)計進(jìn)入高速信號時代，更加復(fù)雜高密的設(shè)計，DFX問題一直都是困擾Layout工程師的一大難題。常規(guī)Layout設(shè)計規(guī)則只是約束線寬和間距，對于復(fù)雜的DFX問題只能依靠人工檢查，難以保證設(shè)計的準(zhǔn)確性，而通過團(tuán)隊協(xié)作時需要較多的時間溝通反饋，后期通過第三方輔助軟件檢查或者等PCB工廠的工程確認(rèn)來反饋問題重新修改設(shè)計，則影響效率和項目交期。Layout工程師需要工具輔助來規(guī)避常規(guī)的DFX問題，保證設(shè)計準(zhǔn)確性。

編輯：hfy