問(wèn)題1：對(duì)于DFX（Dynamic FunctioneXchange）設(shè)計(jì)，如果出現(xiàn)如下Error信息，該如何解決？

ERROR:[DRC HDPR-6]Logic illegally placed:Cell 'scl_OBUF_inst' is placed at site 'IOB_X0Y47' which belongs toreconfigurable Pblock 'pb_app'. This cell is not part of the reconfigurablelogic assigned to this Pblock, and should not be placed at this site [Solution] 可以按照下面的方法，兩步即可解決。

1.對(duì)于每個(gè)RM，如果其輸入/輸出引腳最終要被分配到某個(gè)FPGA管腳上，在代碼中手工實(shí)例化IOBUF，然后選擇OOC綜合方式

2.在頂層設(shè)計(jì)中，使相應(yīng)的輸入/輸出引腳不要再插入IOBUF，在xdc中添加下面的約束。 set_propertyIO_BUFFER_TYPE NONE [get_ports ] 如果不能在xdc中添加，可以在頂層代碼里添加。 (*io_buffer_type = "none" *) input in1;

問(wèn)題2：如何在RM（ReconfigurableModule）中使用ILA或VIO？

[Solution]目前在RM中使用ILA或VIO只能通過(guò)HDL代碼實(shí)例化的方式，暫不支持網(wǎng)表插入ILA的方式。采用HDL代碼實(shí)例化的方式還有一個(gè)問(wèn)題就是如何使得RM中的ILA和Debug Hub相連。此時(shí)要通過(guò)如下方式解決。 首先在靜態(tài)區(qū)，要按如下方式預(yù)留12個(gè)端口。 Verilog版本：

VHDL版本：

這里需要注意，使用VHDL時(shí)，在端口映射時(shí)要使用open，以保證端口初始值為0，若為1，則無(wú)法與Debug Hub相連。在RM的頂層RTL代碼中也預(yù)留這12個(gè)端口。最終這12個(gè)端口都會(huì)與Debug Hub相連。在綜合階段，Debug Hub可以被自動(dòng)創(chuàng)建（此時(shí)為黑盒子），靜態(tài)區(qū)和RM都會(huì)有自己的Debug Hub。

問(wèn)題3：哪個(gè)版本的ISE或Vivado可以支持Partial Reconfiguration？
[Solution]目前，PartialReconfiguration已經(jīng)更名為Dynamic Function eXchange，簡(jiǎn)稱(chēng)為DFX。對(duì)于ISE，從12.x開(kāi)始支持PR，對(duì)于Vivado，從2013.x開(kāi)始支持PR。


問(wèn)題4：PR支持哪些配置方式？
[Solution]PR可支持JTAG、SelectMAP、BPI、SPI和ICAP五種配置方式。 Tcl之$$a 80%的概率...... DSP58來(lái)了 AI Engine到底是什么？

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原文標(biāo)題：DFX設(shè)計(jì)中可能遇到的幾個(gè)問(wèn)題及解決方法

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