在芯片設(shè)計(jì)領(lǐng)域，功耗始終是最重要的考量因素之一。芯片設(shè)計(jì)開發(fā)者們一直在努力優(yōu)化功耗和性能目標(biāo)，“低功耗”已然成為人們一直掛在嘴邊的口號(hào)。然而高性能計(jì)算 （HPC） 和人工智能 （AI） 等應(yīng)用需要更復(fù)雜的芯片，這也將成為改變功耗的影響因素之一。

在這篇文章中，我們將會(huì)探討今年在芯片設(shè)計(jì)過程中可能會(huì)出現(xiàn)的有關(guān)功耗的關(guān)鍵考量因素。

2019年底Cerebras 推出了世界上最大的芯片，晶圓級(jí)引擎 （WSE），面積為 46，225mm2，集成了 1.2 萬億個(gè)晶體管和 40萬個(gè)經(jīng)過 AI 優(yōu)化的內(nèi)核，并已成為該公司 Cerebras CS-1 深度學(xué)習(xí)系統(tǒng)的核心元件。如果考慮面積超過 800mm2 芯片的物理特性，我們會(huì)發(fā)現(xiàn)，只有小心翼翼地管理功耗，才能獲得同等的性能優(yōu)勢(shì)。由于 AI 所需的海量計(jì)算力會(huì)持續(xù)增長，芯片規(guī)模也會(huì)不斷變大，攜帶更多晶體管，或變成垂直架構(gòu)。

溫度是限制芯片性能的關(guān)鍵因素之一。

一個(gè)晶圓上分布著大量的晶體管，如此高的密度使得結(jié)溫升高，從而導(dǎo)致芯片性能下降。由于功率會(huì)嚴(yán)重限制芯片性能，設(shè)計(jì)人員因此必須考慮熱失控問題。EDA公司越來越重視溫度因素，并將其視為與PPA（性能、功耗、面積）同等重要的芯片設(shè)計(jì)目標(biāo)。

垂直架構(gòu)的優(yōu)點(diǎn)之一是不必將所有晶圓置于同一幾何層面，設(shè)計(jì)人員因此可以在各個(gè)給定的晶圓中，運(yùn)用最適合現(xiàn)有任務(wù)的工藝節(jié)點(diǎn)，更加合理地管理整體功耗。但3DIC仍然面臨著一個(gè)難題，即如何在不損耗電壓的情況下，為設(shè)備上的所有部件輸送電力。

因此，保持電源完整性并擁有高效的電力輸送網(wǎng)絡(luò)變得尤為關(guān)鍵，尤其是對(duì)于那些規(guī)模較大的芯片來說。設(shè)計(jì)人員在從 A 點(diǎn)向 B 點(diǎn)輸送電壓時(shí)，都會(huì)竭力減少壓降。

然而在較低的幾何層面，總電容還是會(huì)升高。當(dāng)柵極電容升高時(shí)，動(dòng)態(tài)功耗就會(huì)隨之增加，所以設(shè)計(jì)人員需要從功能角度出發(fā)，研究并尋求更加出色的監(jiān)控以及動(dòng)態(tài)和靜態(tài) IR 壓降。

動(dòng)態(tài) IR 壓降是另一個(gè)難題，因?yàn)樗托酒袨槊芮邢嚓P(guān)。

如何獲得一個(gè)正確的向量來代表它在現(xiàn)場(chǎng)實(shí)體系統(tǒng)中的行為方式，大都取決于其正在執(zhí)行的功能。然而向量的質(zhì)量是進(jìn)行動(dòng)態(tài)功耗分析和優(yōu)化的首要因素，為此，基于仿真的功耗分析提供了一種解決方案。

比如，在真正的SoC設(shè)計(jì)系統(tǒng)上運(yùn)行某一實(shí)際應(yīng)用時(shí)，業(yè)內(nèi)最快的仿真系統(tǒng)ZeBu Server 4 可以準(zhǔn)確定位到右側(cè)窗口/向量，從而為功耗分析提供支持。設(shè)計(jì)人員從而能夠更加準(zhǔn)確地判定 SoC 的功耗，并相應(yīng)地調(diào)整 RTL。

管理物聯(lián)網(wǎng)（IoT） 設(shè)計(jì)中的功耗

雖然用于AI等應(yīng)用的芯片越來越大，但另一方面，電池供電的IoT設(shè)備卻越來越多。這些設(shè)備的芯片不斷縮小，且低功耗是延長電池使用壽命和提高設(shè)備性能的關(guān)鍵。

這些應(yīng)用的芯片越來越多地采用更先進(jìn)的工藝節(jié)點(diǎn)（例如 7nm、5nm 或 3nm 節(jié)點(diǎn)）和遍布整個(gè)架構(gòu)的柵極，因此漏電問題需要格外重視。

當(dāng)運(yùn)行電壓較低時(shí)，設(shè)計(jì)人員則需要多加關(guān)注晶體管之間的差異以及時(shí)序問題。

時(shí)鐘門控歷經(jīng)多年發(fā)展取得了明顯進(jìn)步，由簡單的時(shí)鐘門控發(fā)展為自門控，繼而實(shí)現(xiàn)順序時(shí)鐘門控，多年來，時(shí)鐘門控都是降低功耗最為得心應(yīng)手的法寶。

而動(dòng)態(tài)電壓調(diào)節(jié) （DVS） 也是非常常見的降耗技術(shù)，許多設(shè)計(jì)都開始改用這種更先進(jìn)的自適應(yīng)電壓頻率調(diào)節(jié) （AVFS） 方法。2020 年 11 月，新思科技收購 Moortec，這是一家專門提供工藝、電壓和溫度 （PVT） 傳感器芯片監(jiān)控技術(shù)的領(lǐng)先供應(yīng)商。

Moortec 傳感器是新思科技硅生命周期管理 （Silicon Lifecycle Management， SLM） 平臺(tái)的重要組件，它能夠提供芯片數(shù)據(jù)，幫助設(shè)計(jì)人員在其設(shè)計(jì)成果的時(shí)鐘網(wǎng)絡(luò)上更加從容地控制電壓。

這一特點(diǎn)也為開展分析工作創(chuàng)造了重大機(jī)遇，由于它能夠評(píng)估各個(gè)芯片的構(gòu)成，并在設(shè)備的整個(gè)生命周期內(nèi)不斷測(cè)量動(dòng)態(tài)條件，因此也使得在芯片和整個(gè)產(chǎn)品級(jí)別同時(shí)實(shí)現(xiàn)功耗優(yōu)化成為可能。

新思科技提供了一個(gè)軟件驅(qū)動(dòng)的低功耗平臺(tái)，包括架構(gòu)分析，模塊 RTL 功耗分析，以及SoC 功耗分析和優(yōu)化的各種功能。該平臺(tái)具體包括：

● 新思科技 Platform ArchitectTM Ultra，用于多核 SoC 架構(gòu)的早期性能和功耗分析及優(yōu)化；全面展示功耗趨勢(shì)以便作出更加合理的決策，為指定設(shè)計(jì)選擇合適的架構(gòu)和 IP

● 新思科技 VCS 功能驗(yàn)證解決方案

● 新思科技 SpyGlass Power，用于 RTL 功耗優(yōu)化；快速得出結(jié)果，可及時(shí)編輯 RTL

● 新思科技 RTL Architect（物理感知 RTL 分析、優(yōu)化及簽核）和 PrimePower RTL（ RTL 功耗估算），為更加成熟的 RTL 代碼提供準(zhǔn)確性保障

● 新思科技 DesignWare IP，具有功耗感知內(nèi)核及經(jīng)過功耗優(yōu)化的元件庫

● 新思科技 ZeBu Server 4 仿真系統(tǒng)

● 新思科技 Fusion Compiler RTL-to-GDSII 數(shù)字實(shí)現(xiàn)解決方案，能夠從前端到后端全面優(yōu)化設(shè)計(jì)的功耗

● 新思科技 RedHawk Analysis Fusion，集成新思科技 IC Compiler II 和 Fusion Compiler，能夠提供in-design電源完整性分析和修復(fù)功能

● 新思科技 TestMAX 系列測(cè)試自動(dòng)化解決方案能夠生成節(jié)能型向量，確保在自動(dòng)化測(cè)試設(shè)備 （ATE） 上測(cè)試 SoC

● PrimePower 門級(jí)功耗分析和金牌功耗簽核

這一低功耗平臺(tái)可以涵蓋 SoC 設(shè)計(jì)流程的每一步，使得設(shè)計(jì)人員能夠從流程之初就開始考量并優(yōu)化功耗。

AI 等應(yīng)用的芯片越來越大，而 IoT 的芯片卻越來越小。這些趨勢(shì)極其明確地告訴我們，功耗考量需要未雨綢繆。

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