1 IDDR

1.1 介紹

該設(shè)計元素是專用的輸入寄存器，旨在將外部雙數(shù)據(jù)速率（DDR）信號接收到Xilinx FPGA中。IDDR可用的模式可以在捕獲數(shù)據(jù)的時間和時鐘沿或在相同的時鐘沿向FPGA架構(gòu)顯示數(shù)據(jù)。此功能使您可以避免其他時序復雜性和資源使用情況。

1）OPPOSITE_EDGE模式-以傳統(tǒng)的DDR方法恢復數(shù)據(jù)。給定分別在引腳D和C上的DDR數(shù)據(jù)和時鐘，在時鐘C的每個上升沿之后Q1發(fā)生變化，在時鐘C的每個下降沿之后Q2發(fā)生變化。

2）SAME_EDGE模式-時鐘C的相對邊沿仍然恢復數(shù)據(jù)。但是，在負邊沿數(shù)據(jù)寄存器后面放置了一個額外的寄存器。這個額外的寄存器由時鐘信號C的正時鐘沿提供時鐘。結(jié)果，現(xiàn)在DDR數(shù)據(jù)在相同的時鐘沿提供給FPGA架構(gòu)。但是，由于此功能，數(shù)據(jù)對似乎是“分離的”。Q1和Q2不再具有對1和2。相反，出現(xiàn)的第一個對是對1和DONT_CARE，在下一個時鐘周期之后是對2和3。

3）SAME_EDGE_PIPELINED模式-以與SAME_EDGE模式類似的方式恢復數(shù)據(jù)。為了避免SAME_EDGE模式的“分離”效應(yīng)，在上升沿數(shù)據(jù)寄存器的前面放置了一個額外的寄存器?，F(xiàn)在，數(shù)據(jù)對同時出現(xiàn)在Q1和Q2引腳上。但是，使用此模式將使Q1和Q2信號更改的延遲時間增加一個額外的周期。

1.2 Verilog Instantiation Template

// IDDR： Input Double Data Rate Input Register with Set， Reset

// and Clock Enable.

// 7 Series

// Xilinx HDL Libraries Guide， version 14.7

IDDR #（

.DDR_CLK_EDGE（“OPPOSITE_EDGE”）， // “OPPOSITE_EDGE”， “SAME_EDGE”

// or “SAME_EDGE_PIPELINED”

.INIT_Q1（1‘b0）， // Initial value of Q1： 1’b0 or 1‘b1

.INIT_Q2（1’b0）， // Initial value of Q2： 1‘b0 or 1’b1

.SRTYPE（“SYNC”） // Set/Reset type： “SYNC” or “ASYNC”

） IDDR_inst （

.Q1（Q1）， // 1-bit output for positive edge of clock

.Q2（Q2）， // 1-bit output for negative edge of clock

.C（C）， // 1-bit clock input

.CE（CE）， // 1-bit clock enable input

.D（D）， // 1-bit DDR data input

.R（R）， // 1-bit reset

.S（S） // 1-bit set

）;

// End of IDDR_inst instantiation

1.3端口描述

1.4 可用屬性

原文標題：xilinx源語 IDDR和ODDR

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