何為信號(hào)完整性？

信號(hào)完整性（SignalIntegrity）就是指電路系統(tǒng)中信號(hào)的質(zhì)量，如果在要求的時(shí)間內(nèi)，信號(hào)能不失真地從源端傳輸?shù)浇邮斩?，我們就稱該信號(hào)是完整的。

從廣義上講，信號(hào)完整性指的是在高速電路設(shè)計(jì)中由互連線所引起的所有信號(hào)問題，包括噪聲、串?dāng)_、反射、地彈、時(shí)序和阻抗等。

信號(hào)具備信號(hào)完整性，是指接收端能夠收到符合邏輯電平要求、時(shí)序要求和相位要求的信號(hào)。在系統(tǒng)互連的設(shè)計(jì)中，需要研究互連線、傳輸?shù)男盘?hào)、過孔、連接器以及器件之間的互相影響。

對(duì)信號(hào)完整性的研究，可以歸納為以下四類：

單一網(wǎng)絡(luò)的信號(hào)完整性問題；

兩個(gè)或者多個(gè)網(wǎng)絡(luò)間的串?dāng)_；

電源和地分配網(wǎng)絡(luò)中的軌道塌陷；

來自整個(gè)系統(tǒng)的電磁干擾和輻射。

2、信號(hào)完整性產(chǎn)生原因

從信號(hào)完整性的根源上考慮，可以將產(chǎn)生信號(hào)完整性的原因分為以下幾個(gè)：

1）信號(hào)上升時(shí)間變短。信號(hào)的上升時(shí)間變短，從頻域的角度看，信號(hào)的帶寬變寬，信號(hào)所對(duì)應(yīng)的最高截止頻率就變高，過高的信號(hào)頻率在信號(hào)傳輸過程中主要變現(xiàn)為振鈴、反射、串?dāng)_、地彈和電磁輻射等。從能量守恒的角度來看，高頻部分的能量過多的消耗在信號(hào)傳輸路徑上，從而導(dǎo)致接收端接收到的能量達(dá)不到閾值，不能達(dá)到datasheet要求的正確邏輯電平，從而就會(huì)導(dǎo)致邏輯電平的傳輸錯(cuò)誤。

2）芯片的工作電壓變低，噪聲容限變小。隨著半導(dǎo)體和封裝技術(shù)的迅速發(fā)展，芯片的速度和低功耗要求更高，使得芯片的供電電壓正在變得越來越低，從而導(dǎo)致其噪聲容限變得越來越小，噪聲容限變小，使得信號(hào)在遇到信號(hào)完整性的問題時(shí)，更容易出現(xiàn)電平值的錯(cuò)誤翻轉(zhuǎn)。

3）PCB器件布局及布線密度越來越高，寄生效應(yīng)增強(qiáng)，串?dāng)_加大。隨著現(xiàn)在集成電路的集成度越來越高，功能越來越復(fù)雜，相應(yīng)地要求集成電路封裝密度也越來越大，引線數(shù)越來越多，而體積越來越小，就導(dǎo)致PCB布局和布線的密度就不斷加大。因?yàn)榛ミB和器件的封裝所帶來的容性和感性的寄生效應(yīng)越來越嚴(yán)重，加大了信號(hào)彼此之間的干擾，不僅同平面的信號(hào)和器件之間相互影響，相鄰層面的信號(hào)之間的影響也越來越嚴(yán)重。

4）電源和地噪聲所帶來的信號(hào)高低電平閾值范圍的縮小。在高頻PCB板中，較重要的一類干擾便是電源噪聲，電源和地平面的噪聲來源主要有VRM、CoreIO跳變帶來的噪聲、平面諧振噪聲、臨近電源耦合的噪聲和其他耦合的噪聲等。所以應(yīng)該盡可能減小電源的阻抗，最好有專門的電源層和接地層，這樣回路總可以沿著阻抗最小的路徑走，這樣可以最小化信號(hào)回路，從而減小噪聲。

信號(hào)的傳輸需要一個(gè)參考平面，當(dāng)參考平面上有波動(dòng)的噪聲時(shí)，走線所參考的電動(dòng)勢(shì)也相應(yīng)會(huì)發(fā)生變化，即信號(hào)所呈現(xiàn)的電平值是一個(gè)波動(dòng)的范圍。因?yàn)閰⒖计矫嫔显肼暤拇嬖?，所以高低電平的閾值范圍就?huì)減小，甚至發(fā)生錯(cuò)誤的翻轉(zhuǎn)。又因?yàn)殡娫丛肼暤挠绊懀剐盘?hào)的噪聲容限和時(shí)序容限變小，并帶來一定的EMI干擾。

3、結(jié)語：

對(duì)信號(hào)完整性問題的研究，總的來說就是需要保證信號(hào)傳輸波形的完整和信號(hào)時(shí)序的完整。更進(jìn)一步，如果對(duì)阻抗有更深入的理解，把器件之間互連線的物理設(shè)計(jì)和互連線的阻抗聯(lián)系起來，就可以在PCB設(shè)計(jì)的過程中，從根本上對(duì)信號(hào)完整性問題進(jìn)行量化分析，就能夠消除很多潛在的信號(hào)完整性問題。

對(duì)于四類信號(hào)完整性問題，為了保證信號(hào)傳輸?shù)馁|(zhì)量，工程師在設(shè)計(jì)PCB走線時(shí)需要注意以下幾點(diǎn)要求：

PCB走線時(shí)使信號(hào)在整個(gè)互連線平面的阻抗相同，PCB走線中要盡量避免直角和銳角走線，防止由于阻抗不連續(xù)造成信號(hào)的反射，產(chǎn)生EMI；

為減少網(wǎng)絡(luò)之間的串?dāng)_，應(yīng)盡量加大走線之間的距離（差分線除外），并使走線與其非理想的返回路徑之間的互感最小，可以有效的抑制串?dāng)_；

設(shè)計(jì)層疊時(shí)，在滿足阻抗要求的條件下，應(yīng)盡量使信號(hào)層靠近參考面，使得傳輸線可以緊密的與參考面進(jìn)行耦合，從而減少相鄰信號(hào)線間的串?dāng)_；

在布線空間允許的條件下，在串?dāng)_比較嚴(yán)重的兩條信號(hào)線之間插入一條地線，可以減少兩條信號(hào)線間的耦合，從而減小串?dāng)_；

為了減少軌道塌陷的幅度，需要使電源/地路徑的阻抗盡量減小，必要時(shí)電源與地平面之間可添加符合諧振特性的去耦電容，減小EMI噪聲；

為減小電磁干擾，應(yīng)盡量減小傳輸信號(hào)的帶寬，并盡量使地阻抗達(dá)到最小。

在進(jìn)行PCB設(shè)計(jì)時(shí)考慮到PCB設(shè)計(jì)的實(shí)際操作，在操作中需要考慮的因素主要有PCB的疊層架構(gòu)、阻抗、器件互連的拓?fù)浣Y(jié)構(gòu)、延遲、串?dāng)_、反射、地彈、時(shí)序、電源完整性和電磁干擾分析（EMC和EMI）等。
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