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為什么有時(shí)候FIF不能正常工作?

FPGA技術(shù)驛站 ? 來(lái)源:Lauren的FPGA ? 作者:Lauren的FPGA ? 2021-04-26 11:13 ? 次閱讀
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同步控制信號(hào)

對(duì)于讀/寫時(shí)鐘相互獨(dú)立的FIFO(讀/寫時(shí)鐘獨(dú)立意味著這兩個(gè)時(shí)鐘是異步的,例如來(lái)自于不同的MMCM),要確保相應(yīng)的控制信號(hào)只在與之對(duì)應(yīng)的時(shí)鐘域內(nèi)被使用。如下圖所示,除了rst對(duì)整個(gè)FIFO進(jìn)行異步復(fù)位外,其余信號(hào)都與各自的時(shí)鐘同步。例如:寫使能wr_en、寫數(shù)據(jù)din都與寫時(shí)鐘wr_clk同步;讀使能rd_en、讀數(shù)據(jù)dout都與讀時(shí)鐘rd_clk同步。和“滿”相關(guān)的狀態(tài)信號(hào)如full/almost_full等都與wr_clk同步;和“空”相關(guān)的狀態(tài)信號(hào)如empty/almost_empty等都與rd_clk同步。

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復(fù)位信號(hào) 對(duì)于讀/寫時(shí)鐘獨(dú)立的FIFO,F(xiàn)IFO Generator提供了復(fù)位信號(hào),用于對(duì)所有的狀態(tài)輸出信號(hào)進(jìn)行復(fù)位,如下圖所示。這里復(fù)位信號(hào)是可選的。如果下圖選項(xiàng)1不勾選,那么選項(xiàng)2和選項(xiàng)3則不可見(jiàn),此時(shí)FIFO沒(méi)有復(fù)位信號(hào)。如果勾選1,此時(shí)選項(xiàng)2和選項(xiàng)3可見(jiàn),且默認(rèn)均被勾選,這意味著rst盡管是異步的,但在使用時(shí)會(huì)被wr_clk和rd_clk先同步到各自的時(shí)鐘域。如果勾選1,但不勾選2,此時(shí)讀/寫時(shí)鐘域會(huì)分別有各自的復(fù)位信號(hào)wr_rst和rd_rst。當(dāng)wr_rst有效時(shí)(高有效),寫時(shí)鐘域處于復(fù)位狀態(tài);當(dāng)rd_rst有效時(shí),讀時(shí)鐘域處于復(fù)位狀態(tài)。由此可見(jiàn),對(duì)于讀/寫時(shí)鐘獨(dú)立的FIFO,異步復(fù)位rst和同步wr_rst/rd_rst是可選的。這意味著FIFO可以沒(méi)有復(fù)位信號(hào),也可以只用一個(gè)異步復(fù)位信號(hào)rst,或者用同步復(fù)位wr_rst/rd_rst。

原文標(biāo)題:你的FIFO為什么不能正常工作

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責(zé)任編輯:haq

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原文標(biāo)題:你的FIFO為什么不能正常工作

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    用ADS1298在16K采樣率下,SPI SCLK為18MHZ.每次中斷,讀走8個(gè)通道數(shù)據(jù),有時(shí)候后四個(gè)通道讀出均為0,為什么?

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    發(fā)表于 02-11 08:31

    ADS1298能夠采集到正常的正弦波形,但是內(nèi)部方波輸出的時(shí)候總是時(shí)有時(shí)無(wú),為什么?

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    發(fā)表于 02-11 06:59

    將TLV5614與51單片機(jī)連接,出現(xiàn)的疑問(wèn)求解

    數(shù)據(jù)才能清零,B通道依然保持寫入的數(shù)據(jù),這樣又正常了。但是有時(shí)候的數(shù)據(jù)與給的命令會(huì)相差50個(gè)碼字的樣子,有時(shí)候又是正常的。C、D通道的情況也是這樣的,我將(PD非)腳接5V,整個(gè)系統(tǒng)5
    發(fā)表于 02-10 07:27

    tvp5150+DSP采集的圖像在CCS上顯示為左半部分和右半部分顛倒,怎么回事?

    如圖所示,左右顛倒了,貌似場(chǎng)同步信號(hào)延遲了半行。但是有時(shí)候是顛倒的,有時(shí)候又是正常顯示的。
    發(fā)表于 02-07 08:31

    為什么ADS1115檢測(cè)模擬值的時(shí)候會(huì)一直顯示一個(gè)數(shù)字???

    和MSP430上都能夠正常工作,有的時(shí)候同一個(gè)板子在MSP430上有時(shí)正常工作
    發(fā)表于 02-06 06:32