中科院微電子所近期發(fā)表了先導(dǎo)工藝研發(fā)中心團(tuán)隊(duì)在垂直納米環(huán)柵器件領(lǐng)域獲得的最新進(jìn)展，該類型器件通過在垂直方向構(gòu)建晶體管結(jié)構(gòu)，大大減少了器件占用面積，在3nm以下先進(jìn)集成電路制造工藝領(lǐng)域極具應(yīng)用潛力。

研究背景

GAA晶體管由于溝道由柵極完全包圍而具有更好的溝道控制和靜電性能而被產(chǎn)業(yè)界賦予厚望，行業(yè)集成電路制造龍頭都前后公布了相關(guān)技術(shù)的規(guī)劃。與傳統(tǒng)水平溝道的晶體管結(jié)構(gòu)相比，名為vertical GAA FET的垂直GAA晶體管器件（暫譯名）由于其溝道方向變?yōu)榇怪薄?/p>

在器件結(jié)構(gòu)設(shè)計(jì)時(shí)，溝道長度和源漏接觸區(qū)的面積占用不再那么難以解決，但是相應(yīng)的，要實(shí)現(xiàn)這樣的結(jié)構(gòu)對制造工藝提出了嚴(yán)峻的挑戰(zhàn)，例如通過刻蝕時(shí)間來控制溝道長度的過程變得更加復(fù)雜了，在實(shí)現(xiàn)路徑上，缺乏一種成熟的技術(shù)手段來實(shí)現(xiàn)從柵極自對準(zhǔn)到精準(zhǔn)控制溝道長度的過程，而這對于提升芯片性能和可制造性至關(guān)重要。

在GAA晶體管發(fā)揮作用的領(lǐng)域，器件制造工藝需要原子尺寸級別的大小控制和精確定位排布，原子層刻蝕（ALE，下同）技術(shù)眾多技術(shù)路徑中最具潛力實(shí)現(xiàn)原子尺度工藝控制的技術(shù)之一，但面臨工藝時(shí)間長等挑戰(zhàn)。

2016年，中科院微電子所集成電路先導(dǎo)工藝研發(fā)中心（以下簡稱“先導(dǎo)中心”）團(tuán)隊(duì)提出并設(shè)計(jì)了一種“三明治”結(jié)構(gòu)的垂直場效應(yīng)管（vertical sandwich GAA-FETs，簡稱VSAFETs，下同），并在2019年發(fā)表了首個(gè)具有自對準(zhǔn)柵極的VSAFET*；

2020年，報(bào)道了鍺硅準(zhǔn)原子層刻蝕法（qALE，下同）的研究成果*，具有各向同性、對硅選擇性等特點(diǎn)。原子層刻蝕法是一種以過氧化氫（H202）和緩沖氧化物刻蝕劑（BOEs）分別作為氧化劑和氧化物去除劑的濕法化學(xué)刻蝕工藝。SiGe的qALE具有操作簡單、成本低的優(yōu)點(diǎn)，適用于集成電路制造。

在前述研究基礎(chǔ)上，先導(dǎo)中心團(tuán)隊(duì)采用與先進(jìn)CMOS器件集成技術(shù)相兼容的工藝制備了VSAFETs，測試了器件性能，并討論比較了與器件性能相關(guān)的溝道鍺摻雜比例、金屬硅化物工藝、Si-Cap、高溫?zé)崽幚淼扔绊懸蜃?，重新調(diào)整了VSAFETs的閾值電壓。

相關(guān)成果以以“Vertical Sandwich GAA FETs With Self-Aligned High-k Metal Gate Made by Quasi Atomic Layer Etching Process”發(fā)表于IEEE Transactions on Electron Devices六月刊，先導(dǎo)中心高級工程師張永奎為該文第一作者，與朱慧瓏研究員為共同通訊作者。

*原子層刻蝕，由自限制表面改性和選擇性去除改性層兩大步驟組成的重復(fù)循環(huán)的工藝，具有材料表面平坦、深度均勻和原子級的粗糙度可控等優(yōu)勢。

*首個(gè)具有自對準(zhǔn)柵極的VSAFET：X. Yin et al.， IEEE Electron Device Lett.， vol. 41， no. 1， pp. 8–11， Jan. 2020. DOI： 10.1109/LED.2019.2954537.

*qALE技術(shù)研究成果：X. Yin et al.， ECS J. Solid State Sci. Technol.， vol.9， no.3， Mar. 2020， Art. no.034012， DOI： 10.1149/2162-8777/AB80AE.

研究內(nèi)容

先導(dǎo)中心團(tuán)隊(duì)提出并制備了具有自對準(zhǔn)高K金屬柵、且精確控制有效柵長的pVSAFET器件，系統(tǒng)性研究了各向同性qALE工藝，并將其用于pVSAFET的制備；針對器件樣品，研究了VSAFET的特性，以及金屬硅化物工藝、Si-Cap、溝道Ge含量和熱處理過程等器件性能影響因素：發(fā)現(xiàn)較高的熱預(yù)算*會導(dǎo)致硼離子從漏源區(qū)擴(kuò)散到溝道，導(dǎo)致電性能差；而較低的溝道Ge含量、Si-Cap和TiAlC功函數(shù)層有助于提高晶體管閾值電壓。

*熱預(yù)算，thermal budget，表示高溫工藝下半導(dǎo)體中某些離子發(fā)生擴(kuò)散的位移長度。

器件形貌圖（a-e為SEM圖像，f為TEM圖像）：
（a）外延生長后；（b）RIE后傾斜視角3D結(jié)構(gòu);（c）qALE后；
（d）;隔離層成型后；（e）金屬硅化物工藝后；（f）HKMG沉積后。

圖（1）為納米線和納米片器件TEM俯視圖圖
（2）為納米片器件TEM橫截面圖

前景展望

垂直納米環(huán)柵器件由于在垂直方向上具有更大的集成自由度和更小的面積占用，通過全新布線方式可以進(jìn)一步增加晶體管，對于2納米及以下CMOS邏輯器件和高密度DRAM存儲芯片的制造工藝方面具有很大的應(yīng)用前景，先導(dǎo)中心團(tuán)隊(duì)在制造工藝上持續(xù)研發(fā)，逐漸探明工藝、材料等性能影響因素，加快先導(dǎo)工藝研究進(jìn)程，推動了原型技術(shù)驗(yàn)證，豐實(shí)了產(chǎn)業(yè)端的技術(shù)儲備庫，也祝愿產(chǎn)業(yè)鏈其他環(huán)節(jié)早日實(shí)現(xiàn)突破，提供良好的技術(shù)落地土壤，共同助力建設(shè)自主化的集成電路產(chǎn)業(yè)鏈。

團(tuán)隊(duì)介紹

朱慧瓏，中國科學(xué)院微電子研究所研究員、博士生導(dǎo)師，微電子所集成電路先導(dǎo)工藝研發(fā)中心首席科學(xué)家。1988年獲北京師范大學(xué)理論物理學(xué)博士學(xué)位，畢業(yè)后曾先后任職于美國阿貢國家實(shí)驗(yàn)室、UIUC材料研究實(shí)驗(yàn)室、DEC公司、英特爾以及IBM半導(dǎo)體研究和開發(fā)中心。

歸國后先后擔(dān)任“22納米關(guān)鍵工藝技術(shù)先導(dǎo)研究與平臺建設(shè)”及“16-14納米基礎(chǔ)技術(shù)研究”項(xiàng)目首席專家。曾獲國家科技重大專項(xiàng)02專項(xiàng)2010年度“個(gè)人突出貢獻(xiàn)獎(jiǎng)”、IBM半導(dǎo)體研究和開發(fā)中心2008年度杰出發(fā)明家等多項(xiàng)殊榮，獲授權(quán)中美發(fā)明專利超過300件，發(fā)表科技論文50余篇。

中國科學(xué)院微電子研究所，前身為原中國科學(xué)院109廠，成立于1958年，1986與中科院半導(dǎo)體體、計(jì)算技術(shù)所與大規(guī)模集成電路部分合并，2003年9月，正式更名為中國科學(xué)院微電子研究所。

微電子所是國內(nèi)微電子領(lǐng)域?qū)W科方向布局最完整的綜合研究與開發(fā)機(jī)構(gòu)，是國家科技重大專項(xiàng)集成電路裝備及工藝前瞻性研發(fā)牽頭組織單位，是中國科學(xué)院大學(xué)微電子學(xué)院的依托單位，是中國科學(xué)院集成電路創(chuàng)新研究院的籌建依托單位?，F(xiàn)擁有2個(gè)基礎(chǔ)研究類中國科學(xué)院重點(diǎn)實(shí)驗(yàn)室、4個(gè)行業(yè)服務(wù)類研發(fā)中心、5個(gè)行業(yè)應(yīng)用類研發(fā)中心、4個(gè)核心產(chǎn)品類研發(fā)中心。

中科院微電子所集成電路先導(dǎo)工藝研發(fā)中心，國家級研發(fā)中心，擁有一條完整的8吋集成電路先導(dǎo)工藝研發(fā)線，并兼容硅基光子器件、硅基MEMS器件等集成技術(shù)研發(fā)；在02專項(xiàng)支持下，先后實(shí)現(xiàn)了22納米CMOS、高 k柵介質(zhì)/金屬柵工程、16/14納米技術(shù)節(jié)點(diǎn)的FinFETs、5納米及以下納米線和堆疊納米片器件等關(guān)鍵技術(shù)的突破，科研成果首次實(shí)現(xiàn)了向國內(nèi)大型集成電路制造與裝備企業(yè)的專利技術(shù)轉(zhuǎn)移和轉(zhuǎn)化，科研水平邁入世界前列。

論文原文鏈接：

https://ieeexplore.ieee.org/document/9417199

編輯：jq